This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/913656/adc12dj3200qml-sp-question-on-clk-and-sysref-inputs
有关 CLK 和 SYSREF 输入的信息。 我们看到 ADC12DJ3200评估板具有从 LMK04828和 LMX2582生成的两个时钟信号。 看起来 TI 希望时间对齐或保持一致。 这是什么？
您好、Michael、
为 ADC12DJ3200 EVM 计时的主要方法有2种。
板载时钟。 LMK04828为 LMX2582提供板载晶体振荡器(OSCout)的缓冲副本。 默认情况下、LMX2582配置为使用此100MHz 基准生成 ADC 器件时钟、而 LMK04828用于时钟分配模式、并为 FPGA 提供 SYSREF 和器件时钟。
2.外部时钟选项。 此选项可让您引入外部信号为 ADC 计时。 通过该选项、ADC 的时钟信号被分离、 第一个信号 直接馈入 ADC、第二个信号馈入 LMK。 在该模式下、LMK 仅用于分配模式、它对时钟信号进行分频、以便为 ADC 和 FPGA 生成 FPGA 参考时钟和 SYSREF 信号。 在此配置中、LMX2582关闭。
详细说明也可在附录 B 下的用户指南中查看。下面是用户指南的链接。
www.ti.com/.../slau701a.pdf
此致、
Neeraj
