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[参考译文] ADS8661：意外操作和数据表说明问题。

admin
Guru**** 2387830 points
Other Parts Discussed in Thread: ADS8661
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/924655/ads8661-unexpected-action-and-questions-of-datasheet-description

器件型号：ADS8661

全部使用 CPHA = 0、CPOL = 0。

 

问题在于数据表的说明。

数据表显示，延迟时间，td_CKDO 为12ns，即 SCLK 启动边沿到(下一个) SDO-x 上有效的数据

数据表中描述的显示、设置 CPHA=0、CPOL=0、CLK 启动边沿是上升边沿、但数据表中的图片为什么显示 CLK 是下降边沿？

相反，数据表中描述的是，设置 CPHA=0，CPOL=1，SCLK 启动边沿是下降边沿，但为什么数据表中的图片显示 CLK 是上升边沿？

问题是哪种描述是正确的、图片或文档叙述？

2.

在双 SDO 模式下，数据表显示 SDO-0传递到 MSB，然后 SDO-1传递到 MSB-1……，然后继续。 但实际测试结果恰恰相反。

是疏忽控制、还是芯片动作与描述不同？

3.编程：

我设置了 Vref x+/-2.5 (即符合时间规则)，在重复读取转换时间数据大约4~5次之前无法获得正确的数据。

是否有人发生过这种情况、以及如何解决？

谢谢。

  • 0
    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的用户4927919：

    1、ADS8661数据表仅显示或描述了 ADC 的捕获 边沿是表8和9中用于 SPI-00模式的 SCLK 的上升边沿、您能告诉我数据表在哪里描述了 SPI-00模式的"启动边沿是上升边沿"吗？   

      与 SPI-01模式相同的问题、ADS8661数据表仅显示或描述了 ADC 的捕捉 沿是表8和9中用于 SPI-01模式的 SCLK 下降沿、您能告诉我数据表在哪里描述了 SPI-01模式的"启动沿是下降沿"吗？

    2.数据表是正确的，SDO 的第一个位始终为 MSB。 您能否提供您的时序图、包括/CS、SCLK、SDI 和 SDO？ 另外、让我知道您在 ADC 输入端的输入电压和您配置的 ADC 输入范围、我可以为您进行检查。

    3.您对 ADC 的配置+/-2.5Vref 输入范围命令是什么？ 此外、您读取寄存器内容的命令是什么？ 示波器捕获的时序图将非常有用。

    此致、

    戴尔

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    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    1。

    换而言之，当 CPOL = 0；CPHA = 0时，TD_CKDO 的启动边沿是上升还是下降触发？

    2.

    输入电压为3V、范围为+/-10.24V。 观察到163.5us、我认为 SDI_0和 SDI_1的操作与数据表的说明相反。

    您能否向我确认操作是否正常？

    3.

    CPOL = 0；CPHA = 0

    当设置复位并延迟20ms 时、将 Vref 更改为 x +/-2.5。

    输入电压为3V。

    输出信号被传输到 FPGA、并被处理为总线1的12位并行数据。

    我们可以看到、转换后的 FPGA 数据在前几个周期内不稳定。

    放大9.94us。 输出信号为2'B101010_0110_0000 (3.04V)

    经过几次读数后、可以在 BUS1上的大约33us 中找到它是稳定的。

    此时，我们将查看输出数据(43.8us)是否与开始相同，并发现输出为2'B1010_0101_0000 (2.96V)。 可以验证的是、当编程改变输入范围时、前几个读数将不稳定。

    对输入范围进行编程后、订购几条 NOP 命令。 我们可以找到开始时变得稳定的数据(总线1数据为12’d 264x ~ 265x)。

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    TI__Guru**** 2387830 points
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    您好、Ryan、

    1.启动边沿是 SPI-00模式下 SCLK 的下降边沿(CPOL=0；CPHA=0)，您显示的图片清楚地表明了 SCLK 的下降边沿。

    我相信"SDI_0和 SDI_1"实际上是您的控制器的 MOSI、ADS8661 ADC 只有一个 SDI 信号。

    我很好奇、  为什么每次只向 ADC 发送7个 SCLK、而不是12个或16个 SCLK。

    • 此外、您的 SDI_0是否与其他器件共享？ 在 SCLK 可用之前、我看到了一些信号。
    • 哪个信号连接到 ADC 的 CONVST/CS 引脚？ 我看到您同时具有 ss (J1-24)和 START (J1-13)信号、我认为这是 ss 信号。 为什么在第2个周期的起始信号上的正常脉冲宽度为105ns 后会有额外的脉冲？  
    • 您的 SCLK 频率是多少？

    SDI_0或 SDI_1上的数据在 SCLK 的边缘变化似乎不正确、您能否提供仅用模拟示波器采集一个周期的放大时序？ 虚拟 示波器无法显示真实计时、尤其是时钟边缘。

    3、您的 ADC 转换似乎正确、因为您的代码根据输入电压正确、因此您的时序应该正确、但我仍对上述问题感兴趣。

    任何对内部寄存器编程的赞扬都将在 CONVST/CS 信号的上升沿执行、并且需要一些时间才能稳定下来、因此您可以在下面显示的箭头位置插入一个额外的 CONVST 信号、然后等待一段时间开始正式转换。

    此致、

    戴尔

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    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    1、完成。

    2-1.

    问：我很好奇、  为什么每次只向 ADC 发送7个 SCLK、而不是12个或16个 SCLK。

    答：当使用双 SDI 模式时、SDI 单通道仅存在于前6个时钟周期中。 我使用7个时钟周期来加速转换、最后一个时钟周期用于 FPGA 输入延迟。

    2-2.

    问：哪个信号连接到 ADC 的 CONVST/CS 引脚？ 我看到您同时具有 ss (J1-24)和 START (J1-13)信号、我认为这是 ss 信号。 为什么在第2个周期的起始信号上的正常脉冲宽度为105ns 后会有额外的脉冲？  

    答：没错，ss 是 ADC 的 CONVST/CS 引脚；Start 只是用来模拟启动转换的 START 信号。 105ns 的宽度脉冲是0的结果，与 SDI-0并行，但由于分辨率不够好，它没有参考值。

    2-3.

    问：您的 SCLK 频率是多少？

    答：转换时为40MHz、编程时为20MHz。

    2-4.

    问： SDI_0或 SDI_1上的数据在 SCLK 的边缘变化似乎不正确、您能否提供仅用模拟示波器采集一个周期的放大时序？ 虚拟 示波器无法显示真实计时、尤其是时钟边缘。

    答：  

    黄色一个是 CONVST/CS，绿色是 SCLK，蓝色是 SDI-0，红色一个是 SDI-1，输入=3V，范围=+/-10.24V

    双 SDI 模式

    放大双 SDI 模式


    单 SDI 模式


     

    3.

    ADC 转换正确、但不稳定。 转换结果开始时为12’d 2670，稳定结果12在36us 后为’d 26X。 在 RVS 为1'B1之后，所有 CONVST/CS 推荐程序，这意味着 ADS8661完全稳定。

    此外、您说编程后的延迟由 MCU 控制、并且 RVS 在第一次转换中为高电平、这意味着 ADS8661完全稳定、但不知为何结果是不正确的。

    此致、

    Ryan

  • 0
    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    1、完成。

    2-1.

    问：我很好奇、  为什么每次只向 ADC 发送7个 SCLK、而不是12个或16个 SCLK。

    答：当使用双 SDI 模式时、SDI 单通道仅存在于前6个时钟周期中。 我使用7个时钟周期来加速转换、最后一个时钟周期用于 FPGA 输入延迟。

    2-2.

    问：哪个信号连接到 ADC 的 CONVST/CS 引脚？ 我看到您同时具有 ss (J1-24)和 START (J1-13)信号、我认为这是 ss 信号。 为什么在第2个周期的起始信号上的正常脉冲宽度为105ns 后会有额外的脉冲？  

    答：没错，ss 是 ADC 的 CONVST/CS 引脚；Start 只是用来模拟启动转换的 START 信号。 105ns 的宽度脉冲是0的结果，与 SDI-0并行，但由于分辨率不够好，它没有参考值。

    2-3.

    问：您的 SCLK 频率是多少？

    答：转换时为40MHz、编程时为20MHz。

    2-4.

    问： SDI_0或 SDI_1上的数据在 SCLK 的边缘变化似乎不正确、您能否提供仅用模拟示波器采集一个周期的放大时序？ 虚拟 示波器无法显示真实计时、尤其是时钟边缘。

    答：  

    黄色一个是 CONVST/CS，绿色是 SCLK，蓝色是 SDI-0，红色一个是 SDI-1，输入=3V，范围=+/-10.24V

    双 SDI 模式

    放大双 SDI 模式


    单 SDI 模式


     

    3.

    ADC 转换正确、但不稳定。 转换结果开始时为12’d 2670，稳定结果12在36us 后为’d 26X。 在 RVS 为1'B1之后，所有 CONVST/CS 推荐程序，这意味着 ADS8661完全稳定。

    此外、您说编程后的延迟由 MCU 控制、并且 RVS 在第一次转换中为高电平、这意味着 ADS8661完全稳定、但不知为何结果是不正确的。

    此致、

    Ryan

  • 0
    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    1、完成。

    2-1.

    问：我很好奇、  为什么每次只向 ADC 发送7个 SCLK、而不是12个或16个 SCLK。

    答：当使用双 SDI 模式时、SDI 单通道仅存在于前6个时钟周期中。 我使用7个时钟周期来加速转换、最后一个时钟周期用于 FPGA 输入延迟。

    2-2.

    问：哪个信号连接到 ADC 的 CONVST/CS 引脚？ 我看到您同时具有 ss (J1-24)和 START (J1-13)信号、我认为这是 ss 信号。 为什么在第2个周期的起始信号上的正常脉冲宽度为105ns 后会有额外的脉冲？  

    答：没错，ss 是 ADC 的 CONVST/CS 引脚；Start 只是用来模拟启动转换的 START 信号。 105ns 的宽度脉冲是0的结果，与 SDI-0并行，但由于分辨率不够好，它没有参考值。

    2-3.

    问：您的 SCLK 频率是多少？

    答：转换时为40MHz、编程时为20MHz。

    2-4.

    问： SDI_0或 SDI_1上的数据在 SCLK 的边缘变化似乎不正确、您能否提供仅用模拟示波器采集一个周期的放大时序？ 虚拟 示波器无法显示真实计时、尤其是时钟边缘。

    答：  

    黄色一个是 CONVST/CS，绿色是 SCLK，蓝色是 SDI-0，红色一个是 SDI-1，输入=3V，范围=+/-10.24V

    双 SDI 模式

    放大双 SDI 模式

    单 SDI 模式

    3.

    ADC 转换正确、但不稳定。 转换结果开始时为12’d 2670，稳定结果12在36us 后为’d 26X。 在 RVS 为1'B1之后，所有 CONVST/CS 推荐程序，这意味着 ADS8661完全稳定。

    此外、您说编程后的延迟由 MCU 控制、并且 RVS 在第一次转换中为高电平、这意味着 ADS8661完全稳定、但不知为何结果是不正确的。

    此致、

    Ryan

  • 0
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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Ryan、

    感谢您的详细信息、但您已将相同的信息发布三次。

    您可以尝试 SPI 模式1 (CPHA = 0、CPOL = 1)来捕获数据吗？ 我检查了您的时序、下降沿应该更加稳定以捕获控制器的数据、请参阅下面以蓝色突出显示的单个 SDO 时序、 以红色突出显示的双 SDO 时序：

    此致、

    戴尔