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[参考译文] ADC12DJ2700:JESD204B 信号输出似乎没有输出。

Guru**** 2502205 points
Other Parts Discussed in Thread: LMX2582

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/927205/adc12dj2700-the-jesd204b-signal-output-does-not-seem-to-come-out

器件型号:ADC12DJ2700
主题中讨论的其他器件:LMX2582

你好。  

目前、不显示 JESD204的输出。 我想帮助解决问题。

初始配置顺序如下。

  1. 软复位(SPI 写入)
  2. 等待~1ms
  3. JESD.EN = 0 (SPI 写入)
  4. CAL.EN = 0 (SPI 写入)
  5. 删除警报寄存器屏蔽(SPI 写入)
  6. JMODE = 15 (SPI 写入)
  7. km = 3 (K=4、SPI 写入)
  8. SYNC_SEL = 0 (SPI 写入)
  9. JTEST = 7 (SPI 写入)
  10. DDC 频率= 0xCE3D5555 (SPI 写入)
  11. NCO_SYNC_ILA = 1 (SPI 写入)
  12. CAL_EN = 1 (SPI 写入)
  13. JESD_EN = 1;
  14. 等待内部 PLL 锁定(读取 SPI 时读取 JESD 状态寄存器值)
  15. JSYNC_N = 0;(SPI 写入)
  16. JSYNC_N = 1 (SPI 写入)
  17. 等待前台校准完成(读取 SPI 读取时的校准状态寄存器值)
  18. SYSREF_RECV_EN = 1;(SPI 写入)
  19. SYSREF_PROC_EN = 1; (SPI 写入)
  20. SRC_EN = 1;
  21. 等待 SYSREF_CALIBRATION 完成( 通过 SPI 读取来读取 SRC_DONE 位)

以提供其他信息

  • 器件 CLK 为1966.08MHz、SYSREF CLK 为30.72MHz。  组成 SYSREF (AD9528)和器件 CLK (LMX2582)的 PLL 均已锁定。
  • SYSREF 在连续模式下运行。
  • 还确认模拟和数字电源电压正常。
  • PD 引脚为低电平
  • PD_ACH、PD_BCH 值为0 (通过 SPI 读取读取寄存器值)

我尝试设置测试模式、因为在正常工作模式下没有信号输出。

如果您告诉我问题是什么、我将不胜感激。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Jongpil,

    您是否了解并验证了 LMX 的 ADC 和 FPGA 上的所有时钟是否都符合合规性(通过示波器具有足够大的振幅)?

    是否可以共享您的原理图?

    最后、当您从 ADC 启动测试模式时、ADC 是否有任何模式? 需要使用示波器检查输出。

    此致、

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Rob。

    由于肠胃炎、我现在看到你的文章。

    回答和问题按顺序编写。

    1.问: 您是否了解并验证了所有时钟是否都符合要求

      答:ADC 设备时钟和 sysref 信号振幅由示波器检查。

    2.问:LMX 的 ADC 和 FPGA 是否存在?

      答:不  为 ADC 和 FPGA 提供了到不同器件的时钟。

    3. 由于公司的安全策略,图片文件无法在外部上载。
    因此、我尝试用文本表达与 JESD 接口相关的方框图。

    LMX2582 |--- 1.96608GHz --- >| ADC (抽取16)
    --------                          |
     AD9528  |--- sysref  ------ >|
              |                           ------
              |------ 122.88MHz--- >| FPGA
              |------ sysref ------ >|
    --------                          ------

    • ADC 的器件 CLK 采用 LMX2582制成、频率为1.96608GHz。 (122.88MHz 的16倍)
    • ADC 和 FPGA sysref 信号在 AD9528中生成。
    • FPGA 的器件 CLK 采用 AD9528制造、频率为122.88MHz。

    4.问: 当您从 ADC 启动测试模式时,ADC 是否有任何模式? 需要使用示波器检查输出。

      答: 我将其设置为 Jtest 模式7,但波形为空白。

    5.在数据表中,请参阅表17中 R 参数的说明

    '每个通道传输的位数
    DEVCLK 周期。 JESD204B 的线速率是
    DEVCLK 频率乘以 R'  (当 JMODE15、R=5时)

    这是否意味着 JESD204B 的线路速率将为9.8304Gbps?

    我希望线速率降低抽取值、哪一个是正确的?

    如果前者正确、则我的示波器带宽似乎不足、波形不可见。 (差分探头的最大带宽为6GHz。)

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Jongpil,

    很抱歉耽误你的时间。 感谢您确认我的问题。

    我知道您无法分享所有内容、但我们正在尝试了解您为什么没有获得输出模式、这似乎很奇怪。

    请检查 DUT/ADC 处的电源是否测量良好、它们是否符合数据表的要求? 对于问题1、是否使用 DUT/ADC 处的示波器检查了时钟?

    问题5。 是的、正确、输出速率为9.830Gbps。

    还有其他几个需要尝试的地方、我将读取寄存器0x208、这是 JESD 状态、查看 PLL 锁定位、如果它读取1、则时钟将到达 ADC。 另一种方法是尽可能监测 ADC 的电流、并打开和关闭时钟。 电流应在时钟关闭时下降。

    我还建议首先使用测试模式模式模式、这样您就可以查看输出、这可以在寄存器0x206中找到。

    此致、

    Rob