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[参考译文] ADC101S051-Q1：当 CS 和 SCLK 的延迟时间不能置位时。

admin
Guru**** 1482555 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/920131/adc101s051-q1-when-delay-time-cannot-be-set-for-cs-and-sclk

器件型号：ADC101S051-Q1

您好、TI 团队。

由于 用作主机的微型计算机的限制、我的客户无法设置 CS 和 SCLK 的延迟时间。 (CS 和 SCLK 同时变为低电平。)

如果 Tsu 时间不能超过10ns、会产生什么有害影响？

 

此致、

高志林

  • 0
    TI__Guru**** 1482555 points
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    您好！

    可同时降低 CS 和 SCLK。 设置时间 t_su 是 CS 下降和 SCLK 下降之间经过的时间。

    因此、这是一种可接受的运行方式

    此致

    Cynthia

  • 0
    TI__Guru**** 1482555 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Cynthia-San

    感谢您的回答。

    我知道。

     

    此致、

    高志林