[参考译文] ADC3222：如何将 CLK 引脚和数据引脚连接到 FPGA

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/919893/adc3222-how-to-connect-clk-pin-and-data-pin-to-fpga

器件型号：ADC3222

您好、TI。

我正在设计 ADC3222的原理图。

在 ADC3222数据表第9.3.2章中、您介绍了如何连接有关 CLKP/CLKM (添加0.1 μ F 和100欧姆)的 LVDS 线路。

同一电路是否可以应用于其他电路？

显示附加文件。

我为 DCLKP/DCLKM 和 FCLKP/FCLKM 设计了相同的电路。

CLKP/CLKM 的 CLK 速度为20MHz、DCLKP/DCLKM 为120MHz、FCLKP/FCLKM 为20MHz。

我将设置接口选项"12x"。

此外，数据线(DA0P/DA0M 等)的情况如何？

当然、我会在考虑频率的情况下调整每个电路中的 R 或 C 参数。

e2e.ti.com/.../AD3222_5F00_FPGA.pdf

5 年多前

0 admin 5 年多前

TI__Guru**** 2501705 points

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用户、

DCLK 和 FCLK 是 LVDS 信号。这些电路应与您用于输出数据总线 DA 和 DB 的电路相匹配。在必须使用的情况下、FPGA 内部提供100欧姆端接电阻。如果您的情况如此、您可以移除电阻器。

FPGA 的时钟抖动可能会降低一些性能。大多数应用使用低抖动时钟解决方案器件、而不是 FPGA 为 ADC 计时。请参阅第9.3.2.1节、了解抖动及其对性能的影响。

此致、

Jim

0 admin 5 年多前

TI__Guru**** 2501705 points

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你好、Jim。

您是否建议我更好地使用 SYSREF 和时钟分频器来处理抖动？

我可以提出更多问题吗？

(1)请向我展示如何配置 SYSREFP、SYSREFM。

如果我想设置 SYSREF=H，我是否应该在引脚上设置 SYSREFP=AVDD 和 SYSREFM=GND？

如果我想设置 SYSREF=L，应该在引脚上设置 SYSREFP=SYSREFM=GND 吗？

为什么 SYSREF 是差分输入？

(2)请详细介绍9.3.2.1的内容。

当我将"CLK DIV"寄存器设置为00或01时、SYSREF 的功能是否起作用？

如果在"CLK DIV"寄存器设置为00或01时 SYSREF 功能不起作用、

我是否应该将 "CLK DIV"寄存器设置为02 、并将 DCLK 频率设置为40MHz (所需频率的2倍)？

0 admin 5 年多前

TI__Guru**** 2501705 points

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用户、

SYSREF 与抖动无关。这仅用于同步多个器件。输入时钟分频器可为系统时钟架构设计提供更大的灵活性。这对抖动没有帮助。

SYSREF 仅在 CLK DIV 设置为0xC0 (div 4)或0x80 (div 2)时工作。如果您不打算使用 sysref、请将 SYSREFP 连接到 AVDD、将 SYSREFM 连接到 GND。

SSYREF 是差分的、以避免更少的触发毛刺脉冲的机会。

有关第9.3.2.1节的更多信息、请参见随附的。

此致、

Jim

e2e.ti.com/.../7317.Clocking-High-Speed-Data-Converters-_2D00_-3_5F00_17_5F00_2013.pptx

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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