[参考译文] TSW14DL3200EVM：FPGA 参考设计申请

Alec、

您能否更详细地解释 您正在寻找的仿真类型？ 这是 VHDL/Verilog 类型的仿真吗？ 如果是、我可以咨询设计团队。

您可以从 TI 网站上的 ADC12DL3200EVM 产品文件夹下载 EVM 用户指南、以获取工作系统的示例。

此致、

Jim  

您好、Jim、

我们希望进行 VHDL/Verilog 仿真。 谢谢！

此致、

阿尔茨

Alec、

IBIS 模型尚不可用、但 我们可以提供仿真数据。

我们 具有不同模式下的原始 FFT、HDX 与输入频率扫描以及 IMD3图。 如果 您 对此感兴趣、请告知我们、我们 可以 发送此数据 。我们还提供了测试台提供的一些初始测量图。

此致、

Jim

Alec、

请忽略最后一个帖子、因为我将此请求与另一个设备混淆。 TI 网站上的 ADC12DL3200产品文件夹下提供了 IBIS 模型。

此致、

Jim

您好、Jim、

您可以将上述文件发送给我吗？ (FFT、输入频率扫描等)

此外、您是否可以提供测试台文件？ 我们需要它来评估整个设计过程中和设计中的延迟。

此致、

阿尔茨

Alec、

您应该能够在数据表中找到 ADC12DL3200的 FFT 和一些输入频率扫描数据。 我想看看我们是否有任何可用的测试台文件。

我们进行了一些早期 测试、尝试测量 ADC 和 Xilinx FPGA 之间链路的总延迟。 将附加此测试中的数据。  

此致、

Jim

e2e.ti.com/.../ADC-latency-measurement.docx

您好、Jim、

在实施阶段、我们遇到了与故障路线相关的问题。 您能帮我们解决这个问题吗？ 我们正在运行您在 Vivado 2019.1上提供的参考设计。

请注意、

阿尔茨

Alec、

您是否在 TSW14DL3200EVM 或其他平台上使用此固件？  当您在 FPGA 之间移动时、FIFO、BRAM 等设备可以无缝过渡。 但是、HSSIO (LVDS I/O)和 JESD 收发器等专用 IP 具有非常严格的要求。 如果 您使用的是不同的 FPGA、 则应仅将参考设计用作参考、并自定义 LVDS IP 以匹配所选的 FPGA。

此致、

Jim