This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/942771/ads6125-external-clock-rising-edge
团队好、我们想确认从外部时钟上升沿(54MHz 时钟)到何时可以在 FPGA 中采样输入数据的可接受时间范围？
感谢您的意见。
此致、
标记
Mark、
我们将需要更多信息。 该外部时钟是否用于为 ADC 和 FPGA 计时？ 如果是、这些时钟之间是否存在延迟？ 这是 CMOS 还是 LVDS 模式？
Jim
您好、Jim、
是的、ADC 和 FPGA 都使用时钟。 我们不希望在为 ADC 提供的时钟与 FPGA 使用的相同时钟之间出现延迟、而是处于 LVDS 模式。
我估计、如果使用上升沿、您将具有5ns 的设置时间和2ns 的保持时间。 这将是在 CLKOUT 下降沿上从 ADC 计时的数据。 如果需要、有几个寄存器设置可让您调整此时序。
