[参考译文] DAC8163T：在 CLR 引脚变为低电平并进行复位后、Vout 将接地

您好！

如数据表中所述，在为器件(包括 SCLK)供电之前，任何引脚都不应变为高电平。

您能不能简单描述一下为 DAC 上电后的事件序列、以便更好地理解。 它是否如下所示？

为 DAC 加电(I ASSUME CLR 引脚在此期间处于低电平并变为高电平)

2、测量电压为2.5V

3、CLR 引脚变为低电平并变为高电平、对吧？

此致、

AK

您好、AK、

是的、你是对的。 顺序与您向下列出的顺序相同。

完成这些步骤后、Vout 将为0V。

是否有任何原因会导致此问题？

谢谢你。

此致、

Cindy

您好！

当您将 CLR 引脚置为低电平和高电平转换时、我可以获得器件电源、输出和 CLR 引脚的示波器截图吗？

另外、请在将 CLR 引脚置为低电平到高电平转换后检查基准电压输出。

请按照数据表中的加电顺序进行操作。 在为器件供电之前、任何器件引脚都不应变为高电平。

此致、

AK

您好、AK、

客户可以执行软件复位、但无法通过 CLR 引脚执行硬件复位。

请告诉我们的 EVM 是否可以进行硬件重置吗？

如果是、则问题可能是上电序列。

谢谢你。

此致、

Cindy

您好、AK、

感谢您的解释。

基本上，在触发 CLR 引脚之后，输出将通过使用我们的 DAC8163T EVM 清零至中标度电压，对吧？

客户希望看到输出行为达到中量程、但无法通过 CLR 引脚实现。

因此、他们只是想知道我们的 EVM 是否可以这么做。

谢谢你。

此致、

Cindy

您好！

您能否查看他们如何在 EVM 中执行 CLR？

它们只需在 JP1中放置一根跳线、并按照下面的原理图中所示移除、即可激活 CLR 功能。 这将导致 CLR 信号下降沿。

此致、

AK