[参考译文] ADC12J4000：校准要求

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/940052/adc12j4000-calibration-requirements

器件型号：ADC12J4000

我们使用的是 ADC12J4000、这是我们的应用、并且看到 FS/4 -Fin 图像比数据表中引用的大。具体而言、在一个频率下具有强大的窄带噪声输入(但不会使 ADC 饱和)也会在数字频谱中产生低电平 Fs/4 -Fin 图像。我们使用 FG 校准、包括系统稳定后的时序优化、ADC 卡位于温度受控的空调环境中、因此工作温度不会显著变化。

为了优化校准并实现数据表中的数字、是否有任何特殊要求？具体而言、是否需要在 FG 校准运行时使器件的射频输入静音？在我们的系统中、射频输入在校准期间会馈入有源信号、但这不会超过任何最大额定值、甚至会削波 ADC 输入范围。

此致、

Paul Roberts

5 年多前

0 admin 5 年多前

TI__Guru**** 2382480 points

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尊敬的 Paul：

我可以在本周更深入地了解校准问题。您是否在 ADC 热浸没和均衡后进行校准？不仅仅是在初始上电时？

此外、如果您可以分享更多有关如何测试 ADC 的信息、这也会有所帮助。这是您的应用板吗？或我们的 EVM 进行分析？在任一种情况下、您将什么用于模拟输入源采样时钟？有关设置的详细信息将有所帮助。

谢谢、

Rob

0 admin 5 年多前

TI__Guru**** 2382480 points

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尊敬的 Rob：

是的。我们在器件稳定后进行校准、有时在温度稳定的环境中连续运行数月后进行校准。

这是我们正在使用的定制板。信号源是真实的无线电背景。在本例中、我们以2560MHz 运行采样时钟。这是使用基于 LT6946合成器的相关 PLL 生成的。对1280和2560MHz 之间的频带进行采样(由于抗混叠滤波器、采样频率稍低)、因此使用第二个奈奎斯特区域的直接采样。我们发现、1800MHz 左右的强滤波器信号也在产生大约1320 MHz 的低电平图像、这与四向交错 FS/4 -Fin 的预测完全相同、比预期强得多、因此我们想知道我们是否在进行校准时出错。通过使用步进衰减器、我们可以在 ADC 的输入端对射频功率进行步进、并以精确比例查看图像阶跃、以显示它与1800处的强信号相关、这是频谱中的主要信号。与1800MHz 信号脉冲相同、图像脉冲具有100%相关性。

我们有多个 ADC 板在运行、每个板在不同的级别显示此效果、有些效果比其他效果多得多。我们交换了射频输入和信号处理后端、效果与特定 ADC 有关。射频前端非常稳定、包括低温冷却 LNA 和温度控制后放大。

ADC 数据传输到 FPGA、因为数字滤波器组用于产生许多频率子通道、然后可以将这些子通道集成几毫秒、这就是我们分析整个频谱并测试这种影响的方法。

正如我提到的、信号源在前台校准期间存在、因此我想检查在前台校准期间是否不需要将其静音？

感谢您的任何帮助。

此致、

Paul Roberts

0 admin 5 年多前

TI__Guru**** 2382480 points

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尊敬的 Paul：

很抱歉耽误你的时间、我正在检查设计。我希望很快能为您提供答案。

此致、

Rob

0 admin 5 年多前

TI__Guru**** 2382480 points

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尊敬的 Paul：

我从设计人员那里得到了一些反馈

极不可能使源信号打开会影响前台校准以创建 FS/4-Fin 杂散。输入必须是非常接近 Fclk/4的大单音。

我们需要了解它是增益不匹配还是时序不匹配的结果。如果您的系统灵活且允许此诊断级别、则可以从复数 FFT 中提取此值。

否则、一种更简单的方法是查看此杂散幅度与有限值。如果 FS/4-Fin 杂散在整个频率范围内是平坦的、则可能是增益杂散、这可能与前台校准相关。如果杂散幅度随信号输入频率增大而增大、则会由时序或 BW 不匹配导致。时序不匹配可能是由于部件，或者如果 Fclk/4信号耦合到板级 ADC 时钟中。

您可以在系统中尝试使用哪一种方法、并让我知道您的结果以帮助进一步进行故障排除？

此致、

Rob

0 admin 5 年多前

TI__Guru**** 2382480 points

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感谢 Rob、

复数 FFT 方法是可行的。我能够一次收集64k 个原始样本、因此我可以对这种大小的缓冲器执行信号处理。我可以捕获任意数量的缓冲器、并一次在64k 个样本上累加各个复数 FFT 的结果。这是否足以执行诊断？您能否解释一下我需要通过复数 FFT 执行的信号处理步骤、以将增益与时序误差影响区分开来？

我还将设置一个测试系统、以检查效果如何随频率变化。

我想检查我们设置和校准 ADC 的方式是否也正确、您能否检查下面显示用于设置 ADC 的寄存器写入的代码片段是否出现任何可能导致校准错误的错误。

谢谢、

Paul

--设置 ADC

写入0x0002 <= 0x00 //如有必要、使 ADC 退出低功耗模式
写入0x0021 <= 0x00 //复位所有寄存器
写入0x0021 <= 0x01 //取消置位
将0x0030 <= 0x00 // SYSREF 接收器和处理器写为 OFF
写入0x0040 <= 0x04 //为高速 PCB 设置串行器占先
写入0x0066 <= 0x03 //启用定时 OPTIM 的前台校准
写入0x002B <= 0x13 //将保留寄存器更改为正确设置
写入0x0208 <= 0x07 //将 ovr 范围处理更改为最长间隔
写入0x0051 <= 0x84 //针对大信号优化校准
写入0x0201 <= 0x0E //扰频器关闭、KM1=3、DDR、JESD 禁用
写入0x0200 <= 0x30 //选择旁路模式，二进制补码数据格式
写入0x0202 <= 0x00 // P54 PLL 关闭、SE 同步、正常数据模式
将0x0201 <= 0x0E //扰频器写入 OFF、KM1=3、DDR
写入0x0050 <= 0x0E //启动前台校准
等待<100ms //每 ms 轮询一次长达100ms，直到校准完成
检查0x005B 和0x3 = 3 //校准完成(轮询后循环显示 TRUE)
写入0x0205 <= 0x18 //清除 JESD 对齐状态
写入0x0201 <= 0x0F // JESD 使能(和扰频器关闭、KM1=3、DDR)
写入0x0032 <= 0x80 //将 SYSREF 延迟设置为通过实验室测试确定的 EMP 值，并使用默认电缆长度(0x8C)
写入0x0030 <= 0x80 //关闭 SYSREF 接收器和 SYSREF 处理器
写入0x0030 <= 0xF0 //启用 SYSREF 接收器并启用 SYSREF 处理器和清除状态位
写入0x0030 <= 0xC0 //启用 SYSREF 接收器并启用 SYSREF 处理器和释放状态位复位
等待1ms
检查0x0031和0xC0 = 0x80 //捕获并清除 SYSREF

0 admin 5 年多前

TI__Guru**** 2382480 points

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尊敬的 Paul：

基本上、按照正常方式设置系统、然后执行此测试的方法是将 Fin 从较低的频带扫描到应用中使用的最高频带。

在每个频率上收集 FFT 和所有相关杂散幅度、Fs/4、Fs/2、SFDR、HD2/3、同时收集实部和虚部。

我明天将回顾 SPI 写入、以查看是否有任何内容关闭。不过、乍一看、一切似乎都正常。

此致、

Rob

0 admin 5 年多前

TI__Guru**** 2382480 points

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Paul、

您显示的此设置似乎正确。我的下一个想法是在 Fs/4处将噪声耦合到输入时钟或信号中。您能否提供有关时钟源的更多信息？您能否发送原理图？

此致、

Jim

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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