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器件型号：ADS4245-EP 您好！
您能回答以下问题：
1) 1)在数据表中、图4和图5存在差异：
图4：奇数位显示在 CLKOUTP 的上升沿。
图5： 偶数位显示在 CLKOUTP 的上升沿。
哪一个是正确的？
2)对于数据输出、给定表2中所有给定频率的(保持时间)相同、bu 设置时间随着频率的降低而变宽。
对于所有频率，保持时间是否都相同(最小值：0.33，典型值= 0.6ns)？
我们使用10MHz 的器件。 为什么在较低的采样频率下保持时间不会变宽？
如果保持时间始终为0.33ns、那么它与中心对齐源同步数据传输是否矛盾？
我们是否需要向 FPGA 中的 clkout 信号添加相移以使数据眼居中？
穆斯塔法
