[参考译文] ADC32RF45：面临2个通道的问题

您好、Roja Veereddy、

"来自 ADC32RF45第二通道的参考时钟"是什么意思？

每个 ADC 通道的 JESD 输出均位于4个 JESD 通道上。 仅使用 CHB 通道时是否会建立 JESD 链路？  

我已经在 ADC32RF45EVM 上验证了 JESD 同步是否符合双通道情况下的预期。  

此致、

Vijay

海先生

从 ADC32RF45到 FPGA、将有两个参考时钟。

当我使用2个通道时、通道1参考时钟频率将变大、数据也将来自 FPGA 中的收发器。

但对于通道2、基准时钟不会出现。

请告诉我可以使用的任何配置设置。

此致

Roja Veereddy

您好 、Roja Veereddy、

您是指从 LMK 到 FPGA 的参考时钟吗？ 您是否期望 LMK 提供两个参考时钟？ ADC32RF45没有基准时钟输出。

此致、

Vijay

海先生

是的、SIR、对于在 ADC32RF45中使用两个通道、对于双通道、参考时钟至 FPGA  

请您向我们推荐2个通道、我们如何从 ADC32RF45获取正确的数据。

谢谢

Roja Veereddy

您好、Roja Veereddy、

ADC32RF45没有基准时钟输出。  

从 ADC 到 FPGA 的 JESD 接口仅与8个 JESD 通道和一个差分 SYNCB 信号相关。 您能解释一下您的参考时钟是什么意思吗？

此致、

Vijay

海先生

从 LMK04828开始、FPGA 有两个参考时钟

FPGA_JESD_CLKP

FPGA_JESD_CLKN

CLK_LAO_0P

CLK_LAO_0M

这些信号将传输到 FPGA 中的 FMC 连接器引脚。

当我使用具有 LMFS 8224和内部时钟频率1536MSPS 以及 LMK04828时、CLKS 输出除以16并禁用同步极性

我们将获取数据以及  支持同步的 FPGA_JESD_CLKP、FPGA_JESD_CLKP 时钟

我们将使用相同配置的双通道时

FPGA_JESD_CLKP

FPGA_JESD_CLKN 这些时钟、但我们没有获得 CLK_LAO_0P、 CLK_LAO_0M 这些时钟和同步。

请您帮助我们解决此问题。

谢谢

Roja Veereddy

海先生

感谢您分享有关 GUI 的信息。

正如您之前所说、我们进行了配置、但我们仍然没有得到。

我们能否对  2个通道使用 FPGA_JESD_CLKP/N 时钟。

RX 数据速率为7680Mbps

参考时钟为192MHz。

您能否说出这两个通道的时钟、它们保持不变或会发生变化。

谢谢你

Roja Veereddy

海先生

我们使用的是 Polarfire 评估板、在收发器 IP (支持一个通道、意味着4个通道)中、我们已给定一个通道的通道速率为7.68Gbps。

我们采用了另一个收发器、给出的通道速率与通道2的通道1相同。

我们是否可以为 两者使用 FPGA_JESD_CLKP/N 时钟。

请建议我。

谢谢

Roja Veereddy