Other Parts Discussed in Thread: ADS54J66
你(们)好
我正在使用 ADS54J66 ADC。
它有4个通道 A、B、C、D
采样率= 312.5MHz、Sysref = 4.8828125MHz。
我向所有4个通道(通过4:1分离器)提供相同的模拟数据。 在 FPGA 中、我在 JESD IP 内核之后接收数据。
这4个通道必须在内部同步、因为数据生成源相同、4个通道的时钟和 Sysref 相同、在 FPGA 内部我使用单个 JESD IP 内核
为什么这4个通道不同步?
在 ADC 内,我们是否有任何办法单独调整每个通道上的延迟??