[参考译文] ADS8684A：SPI 计时

Hiroaki 您好、

SCLK 频率不由采样率决定、这是 MCU 提供的时钟。 当您的采样率降至50ksps 时、您的 SCLK 仍可以为17MHz。  

转换数据在 SCLK 的上升沿启动至 SDO、设置时间 (Tsu_dock)是从 SDO 数据可用到 SCLK 的下降沿(大约为 SCLK 周期的一半)的时间、此外 SCLK 限制为17MHz、 因此、25ns 是 设置时间( Tsu_dock)的最短时间。 当您的 SCLK 较慢时、该时间将更长。

采样率没有最小限制、这个 ADC 在每个通道上集成了一个 ADC 驱动器、此驱动器能够处理采样/保持电容器上的信号稳定。

此致、

戴尔

戴尔-圣、
感谢您的支持。

我知道采样率是 CS 周期、而不是 SCLK 频率。

如果来自 MCU 的 SCLK 受到限制(例如高达10MHz)、设置时间(Tsu_dock)是否超过25nsec？
在这种情况下、是否有设置时间计算公式？

我的电流设计没有仅针对 MCU 的 CLK 设置时间25nsec 和 DOUT 时序的裕度。

此致、
Hiroaki Yuyama

Hiroaki-San、

 Tsu_dock 不是 MCU 的时序要求、这是 ADC 在 SDO 上设置数据的最短时间、它是从可用的 SDO 数据指定给 SCLK 下降沿的、该下降沿大约为 SCLK 周期的一半。 当 SCLK 为0MHz 时、ADC 设置信号的剩余时间约为(1/10M)/2=50ns、这高于最低要求、足以满足 ADC 的要求。

此致、

戴尔