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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/931684/ads1675-looking-for-fpga-source-code-to-ads1675
您好！
是否有任何与 ADS1675相关的源代码？ 我可以找到不同的线程、但不能找到源代码。 是否有人可以给我发送电子邮件？
此外、还有一个技术问题：VHDL 的实现方案是使用两个时钟域、SCLK 是为来自 ADC 的输入信号计时的第一个时钟域、还是也可以仅使用内部时钟实现、如果是、它需要多快？
谢谢、
此致
Julian Bauer
您好 Julian、
此线程中显示了我们知道的此器件唯一可用的参考材料、该线程引用了 EVM 源 ：https://e2e.ti.com/support/data-converters/f/73/t/765288?CCS-ADS1675-FPGA-CODE
它不是一个示例代码项目、可能非常特定于 EVM 和 EVM 平台、但可以作为起点。
您能否确认您计划在数据表中图2、3和4所示的选项之间使用哪种通信类型？
https://www.ti.com/lit/ds/symlink/ads1675.pdf
感谢您的发帖。 我将向您的 E2E 个人资料中的电子邮件地址共享源代码和密码。
ADS1675需要两个不同的时钟才能工作。 需要外部 CLK 输入来控制 Δ-Σ 调制器的采样。 SCLK 是从器件读取数据所需的接口时钟。
此致、
感谢您与我分享源代码。 我计划使用 LVDS 模式。 SCLK_SEL=0、所以我使用内部生成的 SCLK、宽带模式。
目前我没有获得数据输出、因此我仍在锁定错误。 我在硬件设计中将/CS 置为低电平。 我从 ADC 获取 SCLK、但当我将 START 引脚发送为高电平时、我只获得数据就绪脉冲、但 DOUT 上没有数据。
如果有人知道可能会出现什么问题、请告诉我。 非常感谢、
Julian
