Other Parts Discussed in Thread: ADS4126
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器件型号：ADS4126 我们以150MHz 的低延迟模式对该部件进行计时、然后在 FPGA 中对 CMOS 输出进行采样。
采样时钟为 ADS4126输入时钟(即不使用 CLKOUT)。
我正在尝试了解相对于输入时钟上升沿的数据将有效的时间。
Q1：在表5中、以170MHz 为例、数据生效的最早或最晚时间是在时钟上升沿之前1.5nS 吗？
我们将 从表5中的时序值推断为150MHz、并使用 Tstart =-2.2nS 和 Tdv = 4.7/5.5。
问题2：这是有效的方法吗？
Q3：如果是、上升沿2.2是数据生效的最早还是最晚时间？
感谢你的任何帮助。
