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[参考译文] AFE58JD32LP:DCLK 输出时钟偏移

Guru**** 2561060 points
Other Parts Discussed in Thread: AFE58JD32

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1163359/afe58jd32lp-dclk-output-clock-offset

器件型号:AFE58JD32LP
主题中讨论的其他器件:AFE58JD32

大家好、团队成员:

  我的客户在  超声波中使用 AFE58JD3LP、  

   AFE58JD32的 DCLK 由 AFE 480MHz 输出、但测量的时钟偏移非常大、超过6%。 最小值:448MHz,最大值:515MHz.Mean480MHz

   高斯分布的频率以503M、485M、469M、457M 为中心

   客户测试 ADC 时钟为80MHz每个芯片使用8对 LVDS、 从测试结果可以看到 ADC 时钟频率还可以、但 DCLK 偏移非常大

  您是否遇到过类似的问题、是否可以提供一些调试建议 

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、海尔、

    感谢您的参与。

    让我收集有关 DCLK 频率预期变化的信息。 对我来说、这是比较高的一面、但在向客户传达仿真结果时、设计团队的确认会更好。

    请允许我花一些时间进行检查、明天或最晚在周一之前、我将返回给您。

    谢谢、此致、

    Abhishek

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    您好、海尔、  

    这是不可预料的。 调试的一些指针-  

    1.您能否共享设备的完整配置? 它是16通道、80MSPS、12位。 为什么您有8对 LVDS、它不应该是16个 DOUT、1个 DCLK 和1个 FCLK?

    2.您能否分享一些波形来说明问题?  您能否确认您的示波器和探头具有执行这些测量所需的带宽(>1GHz)。 此外、此测量必须使用具有 100 Ω 外部端接的差分探头(下图中的 OUTP 和 OUTM)。  

    3.您能否应用"偏移"测试模式、观察 DOUTx、DCLK 和 FCLK 并共享波形?

    谢谢、  

    Karthik