[参考译文] TI-JESD204-IP：修改 TI204C-IP 并确定 ADS54J64和 IP 的时钟

由于论坛不允许我上传 SV、XDC 或 vhd 文件、我已将 XDC 的修改部分作为图像附加、并粘贴了我在以下其他文件中所做的更改：  

在 GTX_8b10b_rxtx.SV 中

模块 mgt_8b10b_wrap
#(
参数 IP_ID = 0、
参数 GT_TYPE ="GTX"、
参数 NUM_Lanes = 4、
参数 NUM_QUADS = 1、
参数 NUM_REFCLK_BUFFERS = 2、
参数 TX_Bytes_per_lane = 8、
参数 RX_Bytes_per_lane = 8、
参数 GT_USERIO_IN_WIDTH = 16、
参数 GT_USERIO_OUT_WIDTH = 16
)

JESD_LINK_params.vh 中的内容  

//以下参数定义是否
// IP 处于8b/10b 模式或64b/66b 模式
//如果第二行是，则保留注释
//在64b/66b 中，取消注释以启用8b/10b
`UNDEF IP_8B10B
`undef IP_64B66B
`dEfine IP_8B10B
//`define IP_64B66B

`undef IP_TYPE
`define IP_TYPE "RX"

`undef ADC_Resolution
`dEfine ADC_Resolution 14.

`undef DAC_resolution
`define DAC_Resolution 14.
//////////////////////////////////////////////////////////////////////////////////////////////////////////
//以下参数配置 JESD IP
//与使用创建的收发器进行交互
// Vivado 收发器向导。
//请确保设置/参数匹配
//收发器的值
//////////////////////////////////////////////////////////////////////////////////////////////////////////

//设置链接中的通道数
//这等于通道数/通道数
收发器 IP 中的//
`undef number_of _RX_Lanes
`undef number_of _TX_Lanes

`define NUMBER_OD_RX_Lanes 4.
`define NUMBER_OD_TX_Lanes 4.

//设置收发器中使用的四倍频数
// ip。 这基于收发器 Quad/Lane
//映射。 在本例中、8个通道被分散
// 2个四倍字
`undef number_for_quad
`define number_of _quad 1.

//选择 IP 中使用的收发器类型
//选项包括：GTH、GTP、GTX 和 Gty。 请参阅
// IP 用户指南以了解更多详细信息
// GTH：UltraScale GTH
// GTHP：UltraScale+ GTH
// Gty：UltraScale Gty
// GTYP：UltraScale+ Gty
// GTX：Zynq/Virtex/Kintex 7000系列的 GTX
// GTP：Artix 7000系列中的 GTP
`undef MGT_TYPE
`deFine MGT_TYPE "GTX"

//设置参考时钟的数量
收发器使用的//缓冲器
//在大多数情况下，每个都有一个时钟
//链接、时钟在内部路由
//到单个四通道/通道时钟逻辑
`undef number_for_REFCLK_buffers
`deFine NUMBER_OV_REFCLK_buffers 1.

//以下参数控制映射
ADC 通道的//到收发器通道
//这有助于解决任何通道映射不匹配的问题
//考虑电路板布线
//此参数是从 ADC 的角度来看的
//并作为｛lane_N、...、Lane2、LANE1、LANE0｝订购
//例如、值｛3、1、0、2｝表示
//以下：
// 1> ADC 的通道0映射到收发器的通道2
// 2> ADC 的通道1映射到收发器的通道0
// 3> ADC 的通道2映射到收发器的通道1
// 4> ADC 的通道3映射到收发器的通道3
//注意：确保以下参数具有相同的位数
//作为收发器上的通道数
`undef lane ADC_TO_GT_MAP
`deFine 通道 ADC_TO_GT_MAP｛3 'd 3 'd 0｝

`undef lane DAC_TO_GT_MAP
`define lane dac_to_gt_map｛3 'd 3 'd 0｝

//以下参数控制极性
收发器通道的//。 如果是 P 和 N 差分电压
//引脚在发送器和接收器之间反相、
//将相应的位设置为'1'。 如果没有反转
//将相应的位设置为0。
//此参数是从 ADC 的角度来看的
//并作为｛lane_N、...、Lane2、LANE1、LANE0｝订购
//注意：确保以下参数具有相同的位数
//作为收发器上的通道数
`undef RX_lane 极性
`define RX_LAN道_POLARITY 8'b00000000

`undef TX_RANE_POLARITY
`define TX_RAIN_POLICITY 8'b00000000

//设置导出的最终通道数据总线的宽度
//通过 Rx IP 的每个通道。
`undef RX_lane 数据宽度
`define RX_lane 数据宽度32

//设置导出的最终通道数据总线的宽度
//通过 Tx IP 的每个通道。
`undef TX_lane 数据宽度
`define TX_RAIN_DATA_WIDTH 32.

//与收发器相关的参数结束
//////////////////////////////////////////////////////////////////////////////////////////////////

//////////////////////////////////////////////////////////////////////////////////////////////////
//其余参数配置 IP
//正确操作8b/10b 数据
//链接协议
//请注意：参数必须根据进行设置
//在发送器件上不使用
//链接不起作用或可能显示的链接
//间歇性故障
//////////////////////////////////////////////////////////////////////////////////////////////////

////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
//与8b/10b 编码相关的参数
//如果选择8b/10b，则忽略这些参数

//以下参数设置值
中 F (每帧八位位组)参数的//
//器件。 请参阅器件数据表
//表示允许的值。
`undef RX_F_VAL
`deFine RX_F_VAL 4.

`undef TX_F_VAL
`deFine TX_F_VAL 4.

//以下参数设置值
中 K (每多帧的帧数)参数的//
//器件。 请参阅器件数据表
//表示允许的值。
`undef RX_K_VAL
`deFine RX_K_VAL 16.

`undef TX_K_VAL
`deFine TX_K_VAL 16.

//与8b/10b 相关的参数结束
////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
//与64b/66b 编码相关的参数
//以下参数设置值
//的 E (每个扩展多块的多块)参数
//器件。 请参阅器件数据表
//表示允许的值。
//如果选择8b/10b，则忽略此参数
`undef RX_E_VAL
`deFine RX_E_VAL 1.

`undef TX_E_VAL
`deFine TX_E_VAL 1.
////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

`undef RBD_COUNT_width
`define RBD_COUNT_WIDTH 10.

//与确定性延迟相关的参数结束
////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
//以下参数适用于 RX 和 TX 缓冲器
////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
`undef RX_buffer
`define RX_buffer "norm"

`undef buffer_ratio
`define buffer_ratio 1

`μ F undef TX_buffer
`define TX_buffer "norm"

////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
//定义是否在 FPGA 上生成 SYSREF
////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
`UNDEF SYSREF_GEN
`dμ s efine SYSREF_GEN

//`undef SYSREF_TARGET_COUNT
`dμ s efine SYSREF_TARGET_COUNT 8.

您好！

我们已收到您的回复、我们将在几天内回复您。

谢谢。

Keira、

随附的文件显示了如何将 ADC 设置为在计划使用的模式下运行。 TI 数据采集板(TSW14J56) FPGA 使用280MHz 参考时钟。 我正在研究 JESD204C IP 需要哪些器件。 通常这是通道速率/40、但我会告诉您。 我认为该 IP 足够灵活、可以使用较低的频率、因为 LMK 将无法提供该 IP。 可用的最高分频器为32。

ADC 使用 ADS58J64EVM GUI、该 GUI 能够设置 LMK 以输出所有必需的时钟和 SYSREF 信号。   

此致、

Jim

e2e.ti.com/.../8475.ADS54J64_5F00_LMK_5F00_CLK_5F00_DISTR_5F00_280MHz.pptx  

您好、Jim、

感谢您的回答和附录。 我不使用  TI 数据采集板(TSW14J56) 板、而是使用 ZC706 Xilinx 板、并尝试使用 TI 的 JESD-IP 内核读取数据。 既然我已经了解了如何从您的附件中设置 LMK、那么我需要弄清楚需要将什么从 LMK 发送到 JESD-IP 内核。 您是否已在任何地方寻找我的问题2-4的解决方案？

您好、Keira、

请参阅 JESD IP 用户指南的端口和属性说明、因为 有一些可能导致合成错误的因素。 该参考设计旨在提供 IP 配置方式的概念、对头文件的更改基本上会导致 IP 参数和端口宽度被修改。 同样、重新配置收发器将改变收发器实体的情况。 我列出了导致错误的几个可能原因：

1>如果通道数减少到4、ADC 通道映射参数将变为2位宽(每通道)。 因此、3的使用将导致宽度不匹配。

2>同样、极性配置将变为4位宽(4'd 而不是8'd)

3>我建议将 RX 通道数据宽度保留为64位而不是32位(目前)。  我不确定您是否已在收发器向导中执行同样的操作。

4>请参阅用户指南的第6.1.1节。 GTX_8b10b_rxtx.SV 文件的参数应保持不变。 这些是从 JESD IP 的顶层自动推断出来的。

5>如果您使用收发器向导更改收发器设置，则收发器的实体可能会发生更改。 在这种情况下、GTX_8b10b_rxtx.SV 文件需要更新以解决此问题。 遗憾的是、这是 Xilinx 7系列向导的一项功能、因为它创建/删除端口、而不是创建参数化的内容。

为了解决有关参考时钟频率的问题、这是基于您在收发器向导中所做的更改。 收发器有一个内部 PLL、此 PLL 使用基准时钟来重新生成所需的线路速率(以锁定来自 ADC 的数据流)。 Jim 将帮助您进行线速和参考时钟频率设置、但这些设置应与收发器向导中设置的设置相匹配。

在一天结束时、我建议确保对您的更改进行仿真、并确保其正常工作。 为此、请保留 Tx 和 Rx、并创建一个测试台、用于将 Tx 通道连接到 Rx、应用参考时钟并强制和释放 JESD IP 的复位。 在尝试转换到 FPGA 合成和 P&R 之前、最好进行有效的仿真

在进行有效仿真后、您可以将设计的一部分封装在测试台下、并将其用于块设计中。

此致、

阿迈德

尊敬的 Amet 和 Jim：

感谢您迄今提供的帮助、但我从未听过您对您所说的内容的回复、您将继续为我寻找这些内容。 我自己进一步弄清楚了一些事情、但希望您检查我的时钟决策。 同样、我在模式0中使用 ADS54J64、这意味着：

K=16、L=4、M=8、F=4、S=1

我还希望采样频率为280MHz、这意味着 ADS54J64上的 CLKIN 引脚 需要280MHz 的输入、对吧？ 这使得我的帧时钟为70MHz、因为模式0具有4倍抽取率、对吧？ 如果确实如此、这会使我的线路/通道速率2.8Gbps、对吧？ 我使用了第一个帖子中的方程式来找到这一点。

对于 ADS54J64、我还需要器件的系统时钟、我认为该时钟与需要进入 TI_204C_IP 的 sys_clk 的时钟相同。 这是我根据此帖子 https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1054266/ads54j60-ads54j60中的最大 sysref 频率=通道速率/[10 * K * F * n]选择2MHz。 这似乎是任意的。 选择该频率时、我还应该考虑其他因素吗？

最后、我需要  用于 TI_204C_IP 的 REFCLK、Vivado 根据2.8Gbps 的线速率仅为我提供112MHz、140MHz、175MHz 等选项。 选择此选项也似乎是任意的。 我是否应该考虑这一点？

谢谢、

Keira

Keira、

您需要为 SMA J12提供280MHz 时钟。 SerDes 通道速率= 2.8Gbps 是正确的。

最大 SYSREF 速率=数据速率/(K * N)、其中 N 是任何整数。 对于您的设置、最大 SYSREF 可以是4.375MHz (70MHz /(16 * 1))。 随附说明、我将使用值2表示 N、将 SYSREF 设置为2.1875MHz。 此设置还将向 FPGA 发送140MHz 参考时钟。   

我正在检查您的其他 IP 问题。

此致、

Jim

e2e.ti.com/.../ADS54J64_5F00_LMK_5F00_CLK_5F00_DISTR_5F00_280MHz_5F00_K_5F00_16.pptx

太棒了！ 感谢您的快速响应。 在幻灯片3上、您说"为模式0配置 ADC"、我需要单击此屏幕的确切内容是什么？  我是否执行步骤1-5来选择任何频率、因为我稍后将在 LMK 和低电平选项卡上更改这些频率？ 第3步中的修整频率和奈奎斯特设置选择如何影响我的设置的 ADC 性能？  

Keira、

有关如何设置模式、请参阅新的幻灯片4。 默认情况下、GUI 将模式设置为模式0。 您是否计划将 LMK PLL 用作其他频率或外部时钟的时钟源？ 这可能会变得有点复杂、因为创建此 GUI 的工程师不再与 TI 合作、并且此 GUI 对用户不友好。 如果您让我知道要测试的采样率和模式、我可能会创建新的配置文件供您尝试。

此致、

Jim

e2e.ti.com/.../6740.ADS54J64_5F00_LMK_5F00_CLK_5F00_DISTR_5F00_280MHz_5F00_K_5F00_16.pptx   

谢谢 Jim、我的问题没有得到真正的回答。 我问的是幻灯片3。 我单击此处的按钮是否重要？ 除了 ADC 和 FPGA 实现 TI_204C_IP 所需的频率外、我不打算将 LMK 用于任何频率、我认为您已经解释了如何设置。  

Keira、

此选项卡仅用于加载现有配置文件。 在本例中、您需要使用 LMK 选项卡、低级选项卡或加载新配置文件进行更改。  

Jim

Jim、再次感谢您。 我想是这样、但我想知道、因为您的说明中包含了这种情况。  

我想我已经弄清楚了 TI204c IP 的某些任务混淆的来源。 该参考设计的图片显示156.25MHz 参考时钟将进入 PLL、而不是 PLL。 ZC706参考设计使用200MHz 时钟作为系统时钟、并将其发送到 PLL。 在本参考设计中、来自回送卡的156.25MHz 时钟仅直接进入 TI_IP_INSTRUMENK。

也就是说、ZC706参考设计中的系统时钟为200MHz。 这是如何选择的？  参考设计中的 PLL 似乎 是通过这个200MHz 时钟创建 sys_clk=100Mhz、并且 mgt_freerun_clock = 78.125MHz。 如何确定  TI204c IP 应用的这些频率？

您好、Kiera、

MGT 参考时钟 频率取决于收发器向导下拉菜单中给出的值。 这与通道速率无关。  

关于 rx_sys_clock、该时钟的频率同样与编码和通道数据宽度相关。 对于8b10b 编码和64的数据宽度、频率必须等于或大于 LaneRate/80。  

TI204c IP 用户指南为每个时钟提供了时钟指南。  更多信息、请参阅《TI204c IP 用户指南》的第6.4节。  

此致、

David Chaparro  

是的、我正在阅读 《TI204c IP  用户指南 》的第6.4节、这就是为什么我感到困惑的原因、因为提供的参考设计不匹配。 此参考设计使用6.25Gbps 的串行器/解串器通道速率和64的数据宽度、同时 MGT 参考时钟= 156.25MHz、即  LaneRate/40。

此外 、我只想再次指出 、我在上面分享的参考设计图实际上并不是参考设计的布线方式、应该进行固定、因为156.25MHZ 时钟不会进入 PLL。