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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1166947/adc3662-dclk-timing-requirements-and-data-valid-specification
大家好！
ADC3662数据表(SBAS991A)的第6.8章(第13页)定义了 TCD (DCLK 上升沿到输出数据延迟)和 tDV (数据有效)的时序要求。
对于我们的实现、我们假设 TCD 对于 DCLK 的下降沿也有效。 此外、数据有效 tDV 也适用于 DCLK 的两个相位。
您能否确认或澄清？
此致
Thomas
尊敬的 Thomas：
是的、这是一个有效的假设。 该器件具有~50/50的占空比、因此您可以在 DCLK 的下降沿为 TCD 假设一个相似的值。
此致、Amy
