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器件型号：ADS1672 ADC 工作的模式/设置：
采样率为100KSPS
2.数字滤波器：宽带滤波器
3.数据速率为"10"
4.数字接口"LVDS"
5、SCLK_SEL ='0'、SCLK 在内部生成。
FPGA 为 ADC 提供的时钟6.4MHz
问题：
在对3个电路板进行下电上电时、有时 DRDY 会出现、有时 DRDY 不会出现。
观察结果：
每当 DRDY 到来时、我们都能够捕获和绘制数据、这是根据功能实现的。
下面是我们完成的几条路径。
途径1：
上电时、ADC 有时不提供 DRDY。
同时、只要 DRDY 不出现、我们就探测了 clk、SCLK、otrd 和数据速率引脚、我们就能够看到预期结果。
考虑在低延迟模式下进行相同的检查。
4.下拉 LL_CONFIG 引脚以实现低延迟模式。
5.在当前设置中检查，FPGA 为 ADC 提供的数据速率为“10”的时钟将变为38.3232KSPS
6、每次我们能看到 DRDY、都进行了10次循环通电。
途径2：
1.更新了低延迟模式下100KSPS 的应用、为 FPGA 的 ADC 提供了16.7MHz 时钟。
2.循环通电10次、有时 DRDY 未出现。
途径3：1. 已在 Wideband 滤波器设置中尝试较低的采样率、例如50KSPS 和25KSPS。
2.下电上电10次、观察结果相同、有时 DRDY 未出现。
我已将原理图附在附件中。 请仔细阅读、让我们知道接下来可以做些什么。
我们希望以100KSPS 数据速率宽带运行 ADC。
