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器件型号：ADS1672 亲爱的、大家好
客户正在使用 ADS1672。
使用了多个 ADS1672、但需要同时采样。
因此、我有以下问题。
此外、它们使用"SCLK_SEL = 1"模式。
a：在以下条件下、能否保证每个 ADS1672在同一 CLK 边沿上采样？
-将相同的 CLK 连接到每个 ADS1672的 CLK 终端。
－通过观察“图3”的指定值，输入 START 信号。 启动时序"。
b.他们想知道输出 DRDY 的 CLK 边沿、以查看 ADS1672是否在同一 CLK 边沿上采样。
因此、我想知道从 CLK 到 DRDY 的延迟值的最大值。
请告诉我 Tclkdr 的最大值。 如果无法保证、则假设值(设计值等)也很好。
b 中的问题对于确定它们可以使用的 CLK 的最大频率是必要的。
请告诉我这两个问题。
谢谢、Masami M.
