[参考译文] TLV2553：输出引脚未变为低电平

您好 Brian、

感谢您的发帖！

如果您查看数据表的表6.5、您将看到低电平输出电压为0.1V 或0.4V、具体取决于您的工作条件。

但是、从屏幕截图中可以看出、低电平大约为4V -远高于数据表中的最大规格。

这可能与器件的输出驱动强度有关、但我必须进行一些额外挖掘才能找到解决方案。

独立测试器件将是确认是否是系统级或器件级问题的最佳方法、但我认为这对您而言是不可能的。 请给我一些时间、我将看到我可以做什么。

您好 Brian、

这几乎像是总线争用问题。 电平转换器是否已启用、FPGA 引脚是否配置为输入？

感谢您的回复。

电平转换器引脚为高电平(从而释放抑制功能)、FPGA 引脚肯定设置为输入。
然而、问题在于 U25和 U27之间的信号、因此我不确定 FPGA 引脚的状态是否相关。

正如 Alex 所提到的、输出引脚(Y3和 Y4)始终为高电平、这是我所期望的、因为输入侧信号永远不会下降到低于低电压阈值。 这完全是个问题：输入引脚实际上从不会变为低电平、即使 ADC 逻辑要求输入引脚为低电平、因此输出引脚始终为高电平。

遗憾的是、不能单独测试器件。
请告诉我您找到的内容。
我想在每条信号线路上添加一个100R 左右的下拉电阻、看看它的作用是什么。

您好 Brian、

如果我没有弄错、U27是双向电平转换器。 如果 Y 侧引脚为(被驱动)高电平(或配置为输出)、则 A 侧将无法将它们驱动到 VCCA 以下。 时钟、DIN 和/CS 线连接到什么？ 他们的行为是否正确？

是的、它是双向的、但没有引脚选择方向。
在我自己继续研究这个问题之后、问题可能是电压电平。 VCCA 实际上必须低于 VCCY、并且我违反了该规则。 我将不得不修改。