[参考译文] DAC3482：SIF SYNC 生成的杂散信号。

Gavin、您好！

我建议您检查是否使用相同的 SIF 同步信号来初始化 QMC 和 FIFO 逻辑。 如果通过配置30至 CONFIG32进行配置、将相同的 SIF 同步注册到多个 DSP 块、则可能会导致这些类型的瞬态响应。 尤其是、需要在初始数据接口启动后禁用 FIFO 逻辑以注册 SIF 同步。 原因是相同的 SIF SYNC 信号可能会复位 FIFO 读取指针、并导致数据路径(连接到 FIR 和 NCO)中的瞬时复位

如果您愿意共享、我们当然可以检查您的配置文件。 如果您不愿意分享、您可以联系您当地的销售团队、让他们发送配置。 我知道您的帐户上有专门的团队呼叫。

－Kang

谢谢、Kang。
我将对此进行检查。 我相信已经为 SIF 同步更新配置了多个寄存器、我不相信我们已经从器件的早期版本中更改了这个配置。 我们已经使用此器件很多年了、但未发现此问题。 突然我们看到了这个问题、我不相信任何相关的事情都发生了变化。
需要注意的是、我们在某些器件中看到了这个问题、但在其他器件上却没有看到这个问题。 我们目前正在交叉参考器件日期代码、以查看我们是否观察到日期代码与此问题之间的相关性。 但是、您的建议肯定是相关的。

使用 SPI 通信、我们按如下方式配置3个同步配置寄存器：

dac3482_write (mod、DAC3482_CONFIG30、0x1181)；
dac3482_write (mod、DAC3482_CONFIG31、0x818C)；
dac3482_write (mod、DAC3482_CONFIG32、0x2401)；

这些值细分如下：

配置30：
15：12 - syncsel_qmofset (3：0)= 1h =位12：从寄存器写入自动同步
11：8 -保留(默认为0x1)= 1h
7：4 - syncsel_qmcorr (3：0) = 8h =位7：SIF_SYNC (通过 CONFIG31)
3：0 -保留(默认为0001)= 1h

配置31：
15：12 - syncsel_mixer (3：0) = 8h =位15：SIF_SYNC (通过 CONFIG31)
11：8 -保留(默认为0x1)= 1h
7：4 - syncsel_NCO (3：0) = 8h =位7：SIF_SYNC (通过 CONFIG31)
3：2 - syncsel_dataFormat器 = 11b = 11：无同步
1 - sif_sync 。 为 SIF 同步事件切换、会导致某些装置出现不良行为。
0 -保留 = 0、默认值。

CONFIG32：
15：12 - syncsel_fifoin (3：0) = 2h =位13：帧
11：8 - syncsel_fifoout (3：0) = 4h =位10：OSTR–双同步源模式
7：1 -保留(默认为0x0)= 0h
0 - clkdiv_SYNC_SEL = 1b =基于 syncsel_fifoin 源选择的帧、同步或 SIF 同步(CONFIG32、位<15：12>)

您好、Gavin、

如果只是几个器件、我建议您也检查 DAC3482器件引脚上的 DVDD 电源轨。 DVDD 消耗的电流最大、有时通过电源滤波和 PCB 走线、器件运行时的实际电压可能会低于器件限制。 尝试提升50mV 左右、以查看此问题是否仍然存在。  

我们还看到了 DVDD 电源会下降的情况(由于电源环路恒定和局部去耦限制)、并导致 DVDD 轨短暂下降、并导致 DAC3482内部的逻辑干扰。 当 DVDD 轨与 FPGA 等其他器件共享时、通常会发生这种情况。 我想不出 DAC3482 sif SYNC 触发器可能会导致足够的电流消耗以实现电压骤降、但可能其他逻辑器件序列(如 FPGA)执行 sif sync 会导致这种情况。  

有关设置的其他建议。  

[引用 user="Gavin Schmidt"]config30：
15：12 - syncsel_qmofset (3：0)= 1h =位12：从寄存器写入自动同步
11：8 -保留(默认为0x1)= 1h
7：4 - syncsel_qmcorr (3：0)= 8h =位7：SIF_SYNC (通过 CONFIG31)
3：0 -保留(默认为0001)= 1h[/引用]

请尝试将 QMcorr 设置为自动同步(除 SIF_SYNC 之外的内容)、然后重试

[引用 user="Gavin Schmidt"]config31：
15：12 - syncsel_mixer (3：0)= 8h =位15：SIF_SYNC (通过 CONFIG31)
11：8 -保留(默认为0x1)= 1h
7：4 - syncsel_NCO (3：0)= 8h =位7：SIF_SYNC (通过 CONFIG31)
3：2 - syncsel_dataFormat器= 11b = 11：无同步
1- sif_sync。 为 SIF 同步事件切换、会导致某些装置出现不良行为。
0 -保留= 0、默认值。[/报价]

请告知数据格式器是否有同步源。 它应与 FIFO 输入同步源匹配、例如您的情况下的帧。 它用于格式化数据路径之间的 I/Q 数据。 我可以理解、在初始数据接口同步后、您可以将其设置为0、因为没有同步、但在数据接口同步之前和期间、您必须选择帧并使用帧来初始化这部分逻辑。

[引用 user="Gavin Schmidt"]config32：
15：12 - syncsel_fifoin (3：0)= 2h =位13：帧
11：8 - syncsel_fifoout (3：0)= 4h =位10：OSTR–双同步源模式
7：1 -保留(默认为0x0)= 0h
0 - clkdiv_SYNC_SEL = 1b =基于 syncsel_fifoin 源选择的帧、同步或 SIF 同步(config32、位<15：12>)

clkdiv_SYNC_SEL 应为 OSTR 以匹配 FIFO 输出指针。 它旨在在 FIFO 输出后初始化所有 DSP 逻辑、以确保确定性延迟、并确保 FIFO 输出时钟的初始化方式与 OSTR 指针的初始化方式相同。

有关同步逻辑机制的详细信息、请参阅以下应用手册。

www.ti.com/.../slaa584.pdf