[参考译文] ADS52J90：JESD 对的布线长度匹配

您好、Vladica、

感谢您使用 ADS52J90器件。

有关使用 JESD 的问题、请咨询我们的团队经理

并将在大约2天内回复您的。

谢谢！

此致、

陈

尊敬的 Chan：

感谢您提供信息。 我会等待答案。

此致、
弗拉迪卡

您好、Vladica、

在使用 LMK04826的 ADS52J90EVM 板上、我们包含 JESD 输出信号连接器
板的下方、该板连接到 TSW14J56EVM 以捕获输出数据。
对于您的问题、您能否先查看用户指南、如下所示：
www.ti.com/.../slau632b.pdf
(在该文件中、从第34页到第44页、它会向您显示原理图。)
此外、我还将继续与小组经理讨论更多问题。

谢谢！

此致、
陈

您好、Chen、

我知道《用户指南》、并在其中指定应匹配长度。 无论如何、在 ADC 的数据表中、对于 JESD 通道、可以说匹配的长度不像 LVDS 那样重要。 问题是这意味着什么？ HOM 可能是不同 JESD 对之间的差异？

此致、

弗拉迪卡

您好、Vladica、

感谢您提出有关 ADS52J90器件的问题。
是、所有来自 LVDS 模式的输出数据(例如 DOUT、FCLK 和 DCLK)
同时从 ADS52J90发出并同步发送
(只要所有布线长度匹配即可。)
这与 JESD 模式完全不同。
例如：
1) 1)所有 CML OUT 信号均来自 ADS52J90、并将发送到 FPGA
(因此需要匹配这些布线长度。)
2) CLK、SYSREF (都用于 ADS52J90)从 LMK 到 ADS52J90
(因此、这两个布线对的长度必须匹配。)
3)另一个 CLK、SYSREF、GTXCLK (它们用于 FPGA)
从 LMK 到 FPGA
(因此、这三个布线对的长度必须匹配。)
但是、#1、#2和#3这三个选项似乎不需要它们
在使用 JESD 模式时相互匹配。

是的、我将继续与我们的团队工程师确认此问题。

谢谢！

此致、
陈