[参考译文] ADS8920B：将 Microchip MCP3550 ADC 替换为 ADS8920B

您好、Keith、

感谢您的及时响应。

查看图88、可以看到/RST 好像通过一个电阻器连接到 DVDD (5V)。 如果需要一个电阻、您会建议什么电阻？ 此外、对于3引脚配置、我应该将/RVS 保持在正确的浮动状态吗？

在图56上方、数据表提到了写入 SDO_CNTL 和 SDI_CNTL 寄存器以选择我的 SPI 协议。 如何在3引脚配置和接地 SDI 引脚中执行此操作？ 是否有某种方法可以使用3个引脚配置/校准器件、因此缺少 SDI 是否会影响结果的精度？

对于图46、由于我的 CONVST 将连接到我的/CS、转换是由下降沿发起的吗？ 我对这段静默周期何时会发生感到困惑。

非常感谢您的帮助、

Ian

尊敬的 Ian：

/RST 线路上的上拉电阻为10千欧时、效果良好。 RV 只是一个输出引脚；是的、如果不使用的话、它可保持悬空。

如果未将 SDI 线路连接到 MCU、则只能使用上电复位 SPI 协议 SPI-00-S (表12)。 无法在3引脚配置中配置器件。 此外、还对内部基准缓冲器进行了校准；针对5V 基准设置了加电默认值。 如果您希望满足任何其他基准电压的数据表规格、则需要将 SDI 引脚连接到 MCU 并相应地配置 Ofst_CAL 寄存器。

当 CONVST 和/CS 连接在一起时、转换仍将在上升沿开始、并且数据在下降沿(/CS 低电平)之后从器件中读出。 静默周期在 CONVST (/CS)的上升沿前30nS 开始、在上升沿后20ns 结束。 在本例中、您将在 CONVST (/CS)为低电平时读取结果、然后将引脚拉高。 如果您正在与共享 SCLK 或 SDI 线路的其他器件通信、例如 DAC、则在切换 SCLK 或 SDI 线路之前、您需要等待至少20ns。

希望这有助于澄清问题。
此致、
Keith

您好、Keith、

非常感谢您提供的信息。 此设计使用2.5V 的基准电压、因此听起来好像我们需要一条 SDI 线路。

在您提到一些时序限制后、我在 TINA 中测试了参考设计、在原理图中指定了：

"此模型不能提供数字计时性能的精确仿真"

您是否知道该模型在哪些方面受到限制？ 您是否有任何关于验证设计的数字计时性能的建议？

谢谢、

Ian

尊敬的 Ian：

Spice 模型仅模拟模拟行为、包括基准和输入引脚以及内部 LDO。 它旨在帮助设计基准和输入驱动器电路。 数字接口根本没有建模。

如果您希望在数字线路上进行信号完整性仿真、可提供 IBIS 模型。 但是、对于数字控制线、最好先编写代码、然后使用示波器验证时序是否正确。

此致、
Keith

您好、Keith、

感谢您的及时响应。

数据表开头的一个表格列出了1MSPS 的 SPI 时钟要求。 是否有办法确定其他采样率所需的时钟？ 此外、使用"增强型"SPI 协议有哪些要求？ (这与'ultiSPI'不同吗？)

由于数字控制线看起来将在 MHz 范围内运行、是否建议使用任何其他电路来保持信号完整性？ 如果有助于通知您的答案、则该芯片将由 Spartan-6 FPGA 进行控制、并使用 TXB0108双向电平转换器缓冲数字信号。

最后、如果我的设计需要两个 ADS8920bs 以相同的配置运行但采样不同的值、您是否会发现使用常见 SCLK、/CS 和 SDI 线路时出现任何问题？ (但仍为不同读数保留单独的 SDO 线)。

非常感谢！
Ian

尊敬的 Ian：

查看数据表中的第7.5.3节、该节描述了两个数据传输时区(区域1和区域2)。  区域1是标准 SPI 传输区域；区域2称为增强型 SPI 的一部分。  multiSPI 指多个 SDO 线路、但也可视为"增强型 SPI"的一部分。  基本上、区域2允许更大比例的周期时间用于从器件中读取数据、从而降低 SPI SCLK 速度要求。  区域2中的读数由主机时序控制(SCLK 相对于/CS、CONVST 边沿)。  MultiSPI 需要写入配置寄存器以启用多条 SDO 线路(1x、2x、4x)。

有一 份很好的白皮书 对所有这些内容进行了更详细的描述。

http://www.ti.com/lit/wp/sbay002/sbay002.pdf

数据表首页上的表是近似值、假设区域2中存在单个 SDO 线路读数。  使用第6.6节"时序要求"中的值以及第7.5.3节中的公式8和9来计算不同采样率下的确切最小 SCLK 频率。

示例：

Fsample=800kHz

Tsample (Tcycle)= 1250nS

胎面-Z2=1250nS-20ns-30nS=1200nS (公式8)

对于16b 数据传输、Fsclk=16/1200nS=13.33MHz (公式9)

对于18b 数据传输(16b 数据加上2个奇偶校验位)、Fsclk=18/1200nS=15MHz

在每个数字线路中包含一个10欧姆串联电阻器并不会有任何问题。  这有助于实现高速数字边缘、从而将额外的噪声耦合到 ADC 中。  根据所使用的 FPGA、通常可以降低边沿速率。  ADS8920BEVM 评估板具有电阻器、但仅使用0欧姆跳线。  我建议 使用 EVM 设计和布局作为良好的起点。

http://www.ti.com/lit/ug/sbau270/sbau270.pdf

在多个 ADS8920B 器件之间共享数字线路(SDO 除外)不会成为问题。  唯一的限制是每个器件将进行相同的配置。

此致、
Keith

您好、Keith、

非常感谢所有的咨询。

我只是想解释增强型 SPI 要求-它们中的大多数似乎都使用其他数字线路。 如果我们采用4线(/CS、SCLK、SDI、SDO)架构、52MHz 是否是1MSPS 性能所需的最小时钟速率？ 理想情况下、我们能够使其比这低一点、而无需运行另一条数字线路。

再次感谢！

Ian

您好、Keith、

我看到您说什么... 但是、当您说4根导线时、第4根导线是否连接到 SDI？ 从数据表中、我认为增强型 SPI 需要使用不同的引脚、例如 CONVST。

再次感谢您的观看、

Ian

尊敬的 Ian：

所需的4根导线符合数据表中的图88。

SCLK

SDO-0

SDI

/CS、CONVST 连接在一起

此致、
Keith