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[参考译文] ADS131A04：主控模式时序：DRDY 时序

admin
Guru**** 2394295 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/760460/ads131a04-master-mode-timing-drdy-timing

器件型号：ADS131A04

您好！

我想知道主模式下高电平期间 DRDY 的最短时间。

因为我想知道在下一个数据传入之前我有多长时间。

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    TI__Guru**** 2394295 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Nopphon、


    我对这个问题不太清楚、但让我给出两个答案、看看其中一个是否适合您。 如果您谈论的是/DRDY 处于高电平以指示转换完成的时间、则该值为0.5 tmod。 时序图中未指出这一点、但数据表第43页的"数据就绪"部分对此进行了讨论。 tmod 的时间取决于 CLK2寄存器中的 ICLK_DIV 设置。

    如果您询问从转换开始到/DRDY 下降沿的时间、这是 OSR 寄存器获取数据速率的函数。 数据表的图30显示了该数据速率。 反转此数据速率以获取数据周期。 这个时间是确定的、并且只会随着外部时钟和 ICLK_DIV 设置的变化而变化以提供 Fmod。

    同样、如果这没有回答您的问题、请将问题发回并告诉我。


    吴约瑟
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    TI__Guru**** 2394295 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    好的、从您的第一个答案中获得答案。

    谢谢你。