请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：TSW14J56EVM
您好！
我的团队正在使用与 ADC12J4000EVM 配合使用的 TSW14J56EVM。 目前、ADC 配置为旁路模式、K=4、DEVCLK 为1.6GHz、SYSREF 为10MHz。 目前、我们正在与您的团队合作开发固件解决方案、以便在采集板上的 SMA 连接器上输出 SYSREF 信号、我们可以使用该连接器将 LMFC 同步到另一个器件(此处提供原始论坛文章)。
我们已经确定、将 SYSREF 频率从10MHz 降低到2.5MHz 也很方便、因为另一个器件具有一个输入必须小于9.1MHz 的便捷同步端口。 为此、我相信我们必须更改 LMK04828 (在寄存器0x13A 和0x13B 中)上的 SYSREF 分频设置、并将 FPGA 和 ADC 上的 K 值从4更改为16 (因为根据数据表、SYSREF=1.6e9/(K*F*5))。 虽然使用 GUI 更改 ADC 上的 K 值相当简单、但我对应在 FPGA 上将 K 值设置为多少感到困惑。 当我打开 HSDC Pro 中的动态配置窗口以修改 JESD IP 核心参数时、我发现每个参数都不同于 ADC12J4000数据表中的表11中应设置的参数。 此外、即使在 ADC 上 K=4时、动态配置窗口也会列出 K=32。
您能否告知我们 A 是否可以。将 SYSREF 设置为2.5MHz 可能是可行的。我们应该如何配置 ADC 板和 FPGA 来实现这一点？
感谢你的帮助！
-Russell
