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[参考译文] ADS1218：关于外部时钟的查询

admin
Guru**** 2504945 points
Other Parts Discussed in Thread: ADS1218

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/768976/ads1218-query-regarding-the-external-clock

器件型号：ADS1218

大家好、

我将 ADS1218Y 与函数发生器的外部时钟频率- 2.4576MHz/振幅- 4Vpp 搭配使用。 我成功使用了寄存器、RAM、闪存 ADC、DAC 等所有函数

我想知道外部时钟振幅的最小和最大限制。在数据表中、提到了频率限制(1MHz 至5MHz)、但没有提到振幅。

请告诉我 ADS1218Y 外部时钟的振幅限制。

注：-

我使用的是 AVdd = DVdd = 5V。 Fdata = 10Hz。  

谢谢、此致、

Makesh

  • 0
    TI__Guru**** 2504945 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Makesh、

    数据表第2页的表格列出了可应用于 ADS1218的绝对最大电压。 简而言之、任何输入上的 AVdd 或 DVdd 都不能超过300mV、因此可以设置外部时钟的振幅限制。
  • 0
    TI__Guru**** 2504945 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Tom、

    感谢您的回答！

    据了解、外部时钟振幅的最大限制为 DVdd/AVdd + 0.3V。 请告诉我外部时钟振幅的下限。

    我在外部时钟频率2.4576MHz、振幅为2Vp (即、方波从0V 变为2V)且 DVDD = 5V 时使用 ADS1218Y。 我可以使用该配置执行所有功能。

    但是、当将外部时钟的振幅增加到5V (即、方波 从0V 变为5V)时。 我在 ADC 功能方面遇到了问题。 输出值与输入相差约100mV。

    我使用以下配置、

    PGA = 1、Vref = 2.5V (内部)、Fdata = 10Hz。 SCLK = 1KHz。  

    如果需要更多详细信息、请告诉我。

    在第7页的数据表-数字特性表中，提到 VIH 应该介于0.8*DVdd 和 DVdd 之间。 它是否也适用于外部时钟的振幅？

    如果是这种情况、那么在我的情况下它的工作原理-振幅2V (方波从0V 变为2V)。

    我还发现、改变外部时钟的振幅/偏移也会对 DOUT 振幅产生影响。  

    请告诉我您对上述情景的看法。

    谢谢、此致、

    Makesh

  • 0
    TI__Guru**** 2504945 points
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    您好、Makesh、

    如何应用外部时钟？ 您是否使用函数发生器？ 您是否有一些可以显示 ADS1218时钟输入的示波器截图？

    如果使用函数发生器、则必须确保输入信号没有负(低于接地)部分。 通常、您需要添加直流失调电压、以确保 P2P 信号处于0至5V 范围内。 其次、您不能依赖函数发生器来显示正确的电压。 函数发生器输出通常基于50欧姆负载。 如果 DOUT 的振幅发生变化、则这听起来就好像您过度驱动时钟输入、使其大于电源电压。

    此致、
    Bob B
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    TI__Guru**** 2504945 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Bob：

    感谢您的回答！

    将外部时钟调整为0V 至5V 后、DOUT 信号的较高振幅得到固定。

    我们还有一个查询！

    只要 DOUT 的最后一位为高电平、信号就会缓慢衰减。

    我已附上了这些截图供您参考。

    ----

    捕获详细信息：-

    我们尝试读取值为0Fh 的寄存器。

    由于寄存器的最后一位为1、DOUT 将被衰减。 但是、我们仍然可以将该值推测为1、因为 DOUT 上的信号在 SCLK 的下降沿保持高电平。  

    请解释上述行为。

    我们的配置、

    AVDD = DVDD = 5V。 SCLK = 1KHz、Fosc = 2.4576MHz (通过函数发生器)、Fmod = 19.2kHz、Fdata = 10Hz。

    谢谢、此致、

    Makesh

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    TI__Guru**** 2504945 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Makesh、

    这是 ADS1218的正常行为、因为在最后一个 SCLK 之后、DOUT 的输出变为高阻抗状态、不再被驱动。  如数据表第9页所示、时序技术规格表中显示了这种情况。 因此、SCLK 的最后一个下降沿之后有一段保持时间、以确保正确读取 DOUT。

    此致、

    Bob B