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器件型号：ADS7049-Q1 大家好、团队、
我对 ADS7049-Q1的外部 SCLK 输入有几个问题。
TPH (PL)_CK 在时序要求中需要0.45~0.55tSCLK 占空比。
1) 1)在0.016~32MHz 的 SCLK 速率的所有范围内、此要求是否相同？
2) 2)如果 SCLK 超过最大值0.55tSCLK、预计会出现哪种问题？
3) 3)如何确定最大0.55tSCLK 要求？
这些问题的背景是、在时钟源上保持0.45~0.55tSCLK 有时可能很困难、因此我想知道在这种违例情况下会发生什么情况、并考虑到该器件可以覆盖多小的范围。
提前感谢。
新亚·索本
