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[参考译文] ADC3441:输入时钟抖动折衷

Guru**** 2389950 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/790148/adc3441-input-clock-jitter-tradeoffs

器件型号:ADC3441

尊敬的论坛成员:

请您评论以下内容吗?

背景:

我们打算在25MSPS 的新应用中使用 ADS3441。

时钟将为 LVDS、频率为10MHz (CLKP-CLKM)、频率可 根据 需要进行更改。

问题:

如果我们要实现 ADS3441的完整 SFDR、则必须为理想和最坏情况下的时钟抖动指定上述参数。

遗憾的是、数据表第51页的图形(图151)在较低带宽下无法提供太多详细信息

不过、数据表中确实给出了130fs rms 的典型时钟抖动孔径。

谢谢你

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Ben、

    理想情况下、时钟抖动不会影响 ADC 的杂散性能、因此 SFDR 应保持稳定、但 SNR 将主要受到影响。

    第51页的这个图显示了 ADC 孔径抖动对增加输入频率(Fin)的影响。 理想情况下、您希望时钟源的抖动低于 ADC 的时钟源(~130fs)、以便最大限度地减少系统中的外部抖动。

    输入频率越高、抖动对 SNR 的影响就越大。 此表说明了孔径抖动对输入频率的影响。

    更笼统地说、此工具可用于帮助估算时钟抖动对 SNR 的影响。

    此致、

    Dan

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    Dan、您好!

    很抱歉、回复较晚、但非常感谢您提供的有用信息和计算工具。

    此致