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器件型号：ADC12DJ5200RF 主题中讨论的其他器件：ADC12DJ3200、
大家好、团队、
我们将基于 ADC12DJ3200将工作正常的硬件升级到 ADC12DJ5200。
我们期望从 HW/引脚排列/SW/FW 角度来看、这两个器件为1：1。
不过、通过使用新的 ADC12DJ5200为电路板加电、与 FPGA 的 JESD 链路仍会发生故障。
我们探测通道、从信号完整性看、它们看起来很好。
但是同步模式不会持续存在。
在预期信号的短突发之前和之后会观察到意外信号。 请参阅随附的示例。
我们连接了高速示波器、并在运行不同测试模式时监测信号(如数据表的 JTEST 部分所述)。 我们尝试运行 K28.5、D21.5、稳定高电平、稳定低电平和时钟模式。 在所有情况下、我们都注意到、所需的图形始终位于之前、之后是其他图形、这些图形有时看起来像 K28.5和 D21.5以及时钟图形。 数据表提到、一旦启动了类似时钟模式的测试、ADC 应无限期地继续输出该模式。 与芯片的 SPI 通信似乎正常、因为我们可以读取和写入不同的寄存器、包括芯片 ID 寄存器。 JESD 信号的信号完整性看起来也很好。 我们将电源修改为电路板以适应5200的更高功率要求、但仍然无法同步 JESD。 我们还尝试对 ADC 进行预加重、但我们不认为这是有损耗的迹线问题、因为3200板工作正常、并且 ADC 输出的数据不是我们所期望的。 我们板上还有其他 JESD 器件、它们工作正常。 当然、我们的所有3200板工作正常。
- 您能不能评论一下、硬件升级中的哪些内容可能会出错？
- 我们是否需要升级 FPGA FW 以使器件正常运行？
感谢后续行动、
日落
