Other Parts Discussed in Thread: DAC3482
您好！
下面显示 了此电路板中 DAC3482的正常本底噪声和输出信号。
但是、有时在电路板加电后、DAC3482的本底噪声要大得多、并且输出信号附近有许多杂散。 发生这种情况时、可以通过调节 ReG_0x24来解决。 您可以建议任何方法来避免此问题吗？ 此问题可能的根本原因是什么？ 该系统中还有另一个 DAC3482具有相同的原理图和寄存器设置、稍后会在上电后进行编程。 我在后面的这个中没有发现同样的问题。
谢谢。
您好 Jerry、
配置0x24 (或 CONFIG36寄存器)用于调整 LVDS 总线的设置/保持时间。 可以通过内部 LVDS 数据或数据通信延迟来调整设置/保持时间、以匹配外部时序。 每个延迟所需的最小设置/保持时间根据 CONFIG36设置进行移位。 客户将需要测量每个与 DATACLK 相关的 LVDS 引脚、以确保满足良好的设置/保持时间。 否则、将出现位错误
客户可以使用 IO 模式测试来微调其设置/保持时间。
设置/保持时间是根据工业标准定义的：
谢谢、Kang。
问题发生后、我可以通过配置 Reg_0x24来解决它。 但是 、我 使用用于修复该问题的相同 ReG_0x24值初始化 DAC3482、并且反复打开/关闭电路板、问题仍然发生一次。 此时、我还可以将 Reg_0x24更改为另一个值以再次进行修复。 因此、我认为这并不是因为延迟时间。
我发现客户没有按照表10的顺序操作。 步骤25中的 LVDS 数据和 CLK 实际上是在步骤1之前提供的。 我的问题是、配置 Reg_0x24后、LVDS 接口中断后是否恢复？ 如果中断和恢复确实存在、则可能与序列匹配并解决问题。
我附加了所有寄存器的值 here.e2e.ti.com/.../config.txt
您好、Jerry、
系统时序可能会根据 DVDD 和其他电源电流和电压而变化。 配置器件并完全加电后、DVDD 电流会增加、并且可能消耗更多电流。 这可能会导致电源线上的 DCR 压降更大、并可能违反我们的最低电压要求。 这也可能会影响输入时序。 它们将需要测量 DAC3482器件引脚上的电源引脚、以确保施加正确的电压。 它们需要考虑 DCR。
请告知 IO 模式测试的结果。 没有它，我们就不能继续下去
FRAME 信号定序以正确复位 FIFO 和其他逻辑至关重要。 请客户通读以下有关同步重要性的文档。 器件可能未正确同步。 调整延迟只是移动了逻辑的时序、使误差再次边际。
请客户仔细检查建议的顺序并应用。 查看寄存器配置文件只是解决此问题的一小部分。
请帮个忙、并确保所有寄存器文件的格式与 DAC3482 GUI 兼容。 请尝试将配置文件加载到 DAC3482 GUI、以查看是否可以正确加载。
