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[参考译文] ADS1255:DOUT 不是输出问题

Guru**** 2387060 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/803095/ads1255-dout-is-not-output-issue

器件型号:ADS1255

您好!

客户 遇到问题、因为 DOUT 未输出。
请告诉 我以下两个问题。

1.您能 不能告诉我 t1 max 的概念
   数据表中描述了以下内容。
  我理解了 T1 min.的含义
  但是、我无法理解 T1最大值
   Tdata 在时序图中指定了什么?

  "τDATA =输出数据周期1/Fdata"




2. 每次采集数据时 CS 引脚是否应处于低电平?
   是否可以将其与低固定电压一起使用?


此致、
Yusuke

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Yusuke -San、

    我可以帮助回答您的问题...


    1) 1) T1指定最小 SCLK 频率、低于该频率、SPI 通信将不起作用。

    ...我不确定最小值为什么是"10/tDATA"(每10个转换周期1个时钟周期)。 如果 SCLK 在32个转换周期内保持低电平、SPI 接口将超时、而不是10个转换周期、因此这对我来说有点随意。 我将告诉您、如果我能找到有关这种情况的更多信息、我将会告诉您。 但是、我建议 SCLK 不比大约(1/32)/tDATA (即转换周期内至少32个 SCLK 周期)慢、并且最好比这快。 如果 SCLK 频率太慢、以至于它无法发出"RDATA"命令并时钟输出24位数据、那么它将太慢、无法捕获每个转换结果。 虽然 SPI 通信可能起作用、但这并不实用。

    请务必向您的客户推荐他们尝试保持 SCLK 足够快的速度、以确保有足够的时间读取 ADC 数据、并在下一个/DRDY 下降沿发生之前!


    2) 2)是、/CS 必须为低电平才能与器件通信。 它可以被切换为低电平或固定为低电平。

    如果有此选项、我强烈建议切换/CS。 切换/CS 会复位 SPI 并允许从已知状态开始通信。 保持/CS 为低电平使 SPI 通信易受 SCLK 信号噪声的影响。 如果从器件发现额外的 SCLK 脉冲(由于噪声)、则它可能会超时一个额外的位并在 SPI 主器件之前获得1个时钟周期。 从这种错误中恢复的唯一方法是在32个转换周期(SCLK 超时周期)内保持/CS 为低电平或复位器件。



    如果您的客户未看到 DOUT 信号、则我建议首先检查是否存在/DRDY 输出。 "/DRDY 可用作"检测信号"、以告知您 ADC 是否已通电并正在进行转换。 1) ADC 完全通电、2) ADC 有一个时钟信号、以及3) GPIO 引脚被正确发送以允许器件运行(即不保持复位、睡眠或断电状态)时、通常会出现此情况。 首先检查/DRDY、并让我知道 DOUT 信号是否仍然存在问题。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Chris San、

    感谢您的友好支持。
    客户没有错误时钟时序规则。
    通过查看 GND 布局解决了该问题。

    还有一件事我想问你。

    在 DRDY 信号变为低电平后、该器件会立即发出 AD 数据提取命令。
       是否同时发出"DRDY Low (DRDY 低电平)"以发出所有其他命令?

    在 DRDY 信号变为低电平后、似乎采集了24位 AD 数据。
      但是、如果采集时钟速度较慢、则在 AD 数据采集期间 DRDY 信号再次变为低电平。
      在这种情况下、16位就足够了。 如何仅使用16位并退出是否存在问题?

    此致、
    Yusuke

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    您好、Yusuke -San、

    1) 1)我不完全理解您的第一个问题...

    • 如果使用/CS 引脚、则所有命令都需要较短的延迟、从/CS 变为低电平到第一个 SCLK (T3)。
    • 某些命令(RDATARDATAC RREG)要求在 DIN 上发出命令和查看 DOUT (T6)上的响应之间存在较小的延迟。
    • 一些命令要求在发出另一条命令之前等待/DRDY 变为低电平、请参阅数据表 PG6上的完整列表。
       

    2) 2)您可以决定在计时16位后停止读取数据、但仅当您控制/CS 时。 如果/CS 连接到低电平、则需要读取所有24位。

    如果可能、请尽量避免使用速度太慢的 SCLK、该 SCLK 的速度不够快、无法在下一个/DRDY 下降沿之前时钟输出所有数据、或降低 ADC 的数据速率、以留出更多时间来时钟输出数据。