[参考译文] DAC3482EVM：DAC3482EVM 中的 FIFO 冲突设置示例

尊敬的 Chris：

我建议您检查 FPGA 上的所有时钟以及 OSTR 是否设置正确。 如果这些同步时钟设置不正确、FIFO 输入/输出速率将不匹配并导致冲突。

您使用的是采用 DAC3484配置的 DAC3482 EVM。 我还建议您为 DAC3482使用正确的配置文件。 两个不同 DAC 之间的接口速率不同、也可能导致 FIFO 错误(并且整个设置可能不正确)。

－Kang

尊敬的 Chris：

我相信您的 DAC3482EVM 已正确配置、因为默认脚本已经针对 TSW1400进行了全面验证。 借助 TSW1406、您可能必须不断降低 DACCLK 速率、以便可以降低整个 LVDS IO 速率。 我觉得 TSW1406作为一种低成本解决方案、根本无法使 DAC3482的 I/O 速率保持在307.2MSPS (614.4MBPS LVDS 速率)。 TSW1406的 IO 速率限制为1Gbps、但我不确定该数字是如何推导出来的。 我知道在 TSW1406的设计过程中存在速率限制。 也许您可以在数据速率为153.6MSPS 的情况下将 DACCLK 的总时钟速率降低至614.4MHz、然后再试一次。

TSW1406 EVM 的设计人员不再与 TI 合作。 TSW1406完全没有得到很多支持。 如果您有可用的 TSW1400、我建议您也尝试一下。

－Kang

你好，Kang，

        我将 DACCLK 降低至128MHz (过低？) 因此 DATACLK 现在以32MHz 的频率运行。 当我启用这些警报并且频谱仍然显示为 erradic 时、GUI 仍报告 FIFO 冲突。 对于这个示例设置、DATACLK 应该在 DACCLK/4上运行吗？ 如果是、我还能做些什么来了解冲突为什么会继续发生？ 我想知道我是否遇到了设置问题或电路板故障。

Chris