• 状态 Resolved
  • 已锁定 已锁定
  • 回复 7 回复
  • 订户 1 订户
  • 视图 424 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS42JB69EVM：当 SYNC 被驱动为低电平时、ADS42JB69EVM 不发送同步代码。

admin
Guru**** 2385930 points
Other Parts Discussed in Thread: ADS42JB69EVM, ADS42JB69
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/802355/ads42jb69evm-ads42jb69evm-not-sending-sync-codes-when-sync-is-driven-low

器件型号：ADS42JB69EVM
主题中讨论的其他器件： ADS42JB69

您好！  

我有 一个 ADS42JB69EVM 通过 FMC 连接器连接到 KCU105。

当 FPGA 将 SYNC 驱动为低电平时、接收同步代码时遇到问题。

加电后、我将加载用于 TI EVM GUI 的.cfg 文件并配置 Xilinx JESD204 IP。

我可以看到同步驱动为低电平、但未接收到代码。

有趣的是、如果我将(在选项卡 ADS42JBXX 中)"同步请求"从"正常运行"更改为  

"Generate SYNC REQ"、我可以在所有通道上看到正确的代码、因此我不认为这是连接问题。

我还可以通过"链路层测试模式"成功发送它。

我将感谢为解决这一问题提供的任何指导。

谢谢、

Kate  

  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Kate、

    我们将查看您的问题、并很快返回给您。

    此致、
    Neeraj
  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Kate、

    此器件上的 SYNC 为高电平有效、这与标准相反。 使用该部件时、我们在固件内部反转该信号。

    此致、

    Jim

  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Jim、
    我将尝试在 FPGA 内部反向同步、然后再将其发送出去。
    但是、您能否解释它在哪里被颠倒呢？ 才能进入 ADS42JB69？
    因此、如果我们将来使用我们自己的定制板、我应该将其反向吗？
  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Kate、

    FPGA 会在将 SYNC 发送到 ADC 之前对其进行反相。

    此致、

    Jim

  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    大家好、Jim、我们可以离线讨论吗？
    我仍然无法完全理解如何实现这一点。
    SYNC 应为低电平有效(如 ADS42JB69规范中所示)。
    Xilinx IP 将其驱动为低电平有效。
    何时反转？
  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Kate、

    FPGA JESD IP 块将在上电后发出低电平有效同步信号。 在该信号离开 FPGA 之前、我们添加了一个逆变器、将 SYNC 反相、使其变为高电平。 接收到高同步信号后、ADC 进入 CGS 周期并开始传输 K28.5字符。 一旦 FPGA 在所有通道上检测到4个连续的 K28.5、它将发送 SYNC 高电平。 由于该信号随后被反转、ADC 将看到低同步并启动 ILA 序列。

    数据表中显示的错误。 很抱歉造成混淆。

    此致、

    Jim  

  • 0
    TI__Guru**** 2385930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    谢谢 Jim。
    我反转了 FPGA 中的同步、看起来效果更好。
    Kate