在我们的应用中、我们在应用 CLKIN 之前通过 SPI 对 ADC 进行编程。 在完成采集之前、CLKIN 只能应用一段时间。
应用 CLKIN 后、需要一段时间直到 DCLK/FCLK 的 PLL 被锁定-这通常是~500us (正如我们在一个稳定的 FCLK 输出出现前测得的那样)。
但是、在有效输出数据可用之前、需要更多的时间-即使在内部生成了测试图形(斜坡或正弦)、在测试图形数据到达输出端之前也需要更长的时间。
我不能说它需要多长时间、但~2秒后输出数据是稳定的-但这对于我们的应用来说太大了。
我在数据表中找不到第一个 CLKIN 边沿和有效数据输出之间的延迟的任何数字。
您能告诉我们是否需要上述行为，以及 CLKIN 和有效数据输出之间的最短时间延迟是多少？
您好、Holger、
ADC 时钟使用的采样率是多少？ 您的应用是否使用任何 ADC 断电模式？ 在应用 CLKIN 之前执行哪些 SPI 写入？
如果采样时钟低于25MSPS、则应根据数据表(参见下图)设置低速位(相对于1线或2线模式)。
此致、
Dan
您好、Holger、
大于9时钟周期延迟的原因是 tdpi。 对于2线制模式、这是0.44*t_sample+t_delay。 = 0.44*100ns+4.5ns、约等于50nS。 虽然这并不是一个完整的时钟周期、但它确实会增加额外的延迟。
关于"第一个时钟边沿后的有效数据时间"、这不是我可以提供的一个参数、但也许我可以在这里帮助提供一些进一步的理解。 当时钟被施加到 ADC 上时、时钟信号的振幅将开始很小、并且最终将增加到其全电压摆幅(由于内部电容等原因)。 在时钟振幅增加的过程中、ADC 将在某个点开始转换数据、但在振幅处于最小时钟振幅(200mVpp)之前不会输出有效数据、因此这应该是数据将有效的阈值、 但也会有9 (加上 tpdi 延迟)延迟。
数据表9.3.3.2 (图138)中的这个图描述了数据相对于采样时钟的输出方式。 9个时钟周期延迟也与采样时钟有关、因此可以参考该图。
此致、
Dan
Dan、您好！
我创建了一个时序图(使用"无聊"-非常有用的工具)以在2线制模式下可视化时序、请参阅下面的内容。
关于您在上面对内部时钟振幅增加的解释-如果它与您在上面描述的一样-这意味着没有时钟、因此如果没有应用输入时钟、则没有 DCLK/FCLK。 但事实并非如此。
如果未应用输入时钟、内部 PLL 将自由运行、并在 DATA、DCLK 和 FCLK 上生成随机输出数据。 这意味着(在我看来)内部时钟已经在运行、但不与任何外部时钟同步。
当一个外部时钟被应用到 CLKIN 时、内部 PLL 需要同步和锁定-我观察到这需要大约~1ms 的时间。 在这个~1ms 后、FCLK 与 CLKIN 同步。 但是、在有效输出数据可用之前、仍然需要超过~10ms 的时间。
由于缺少设置、您/TI 无法测量此"时钟输入到有效数据输出"时间、这实在太糟糕了。
我强烈建议使用"Digilent Digital Discovery"仪器。 它大约为~80$、允许使用所需信号的不同延迟来自由编程数字输出(例如通过 Python)。
使用该仪器、我将在我们的实验中运行 ADC3421。
此致
Holger
