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器件型号：ADS5560 在使用 ads5560期间、发现收集的数据值不正确、输出 CLK 的占空比也不正确。 具体条件如下：
模式引脚未连接，DFS 引脚电压为3/8 drvdd，使用二进制补码数据和并行 CMOS 输出
2. CLK 输入参考 规格图53、输入时钟占空比为50%
输入0V 时、收集的 ADC 值为15000、计算值为-0.4V。 当输入1.5V 直流电平时、收集的 ADC 值为57000、转换为1.2V 电压值
输出 CLK 的占空比接近90%
当 Sen 引脚电压被修改时、输出 CLK 占空比不会改变
