[参考译文] ADS8509：忙信号的最短时间

您好 TTD、

1、您的理解是正确的、BUSY 将在控制器启动的 R/C 信号的下降沿输出低电平、并且在转换完成之前它将保持低电平。

2.我们没有最短的转换时间数据。 工程师通常会考虑最长转换时间、以便读取转换数据或设计前端驱动电路。

此致、

戴尔

您好 Dale、

感谢你的答复。  

我理解您的答案。

我想在发生通信错误时监控 BUSY 信号。

然后由 FPGA 的另一个时钟(非 DATACLK)捕获 BUSY 信号。  

因此、我需要2的最小值(繁忙低电平)和 tconv (转换时间的数据)、但您没有它们。

是否有其他方法可以将通信错误(例如转换错误)发送到 FPGA？   

此致、

TTD

您好 TTD、

我不完全理解您的需求、尤其是向 FPGA 发送转换错误。 转换和数据读取的正常过程为：

1.通过发出 R/C 信号来启动转换

2.监视忙的上升沿(通常使用中断)

3.在检测到 BUSY 的上升沿后、通过将 DATACLK 发送到 ADC 来读取数据

4.如果在特定时间内未检测到 BUSY 信号(通常使用最大周期时间)、则会认为发生了错误。

有些设计工程师只是等待一段时间(最大转换时间>2.2us、但周期时间<)、而不是监控忙。  

此致、

戴尔

您好 Dale、

感谢你的答复。

我按照您的设计步骤进行操作。

则 BUSY 是 FPGA 的异步信号。

随附的文件是相关的时序图(ADC 和 FPGA)。

 e2e.ti.com/.../ADS8509_5F00_BUSY_5F00_min.pptx

例如、当1MHz FPGA CLK 捕获忙时、2 (min)需要超过1us。 FPGA 可能会正常忙。

但是、如果 tw2 (min)低于1us、FPGA 将丢失 BUSY 信号。

换句话说、FPGA 正确捕获 BUSY 信号的频率(MHz)是多少？

我知道您没有2 (分钟)。

但是、如果以下示例答案(只是我的想法)与 ADS8509匹配、您可以建议这样做吗？

如果您有其他想法、可以分享一下吗？

■示例 answer①

FPGA CLK 优于1MHz (1us)以正确捕获繁忙。

BUSY 信号始终比1us 慢得多。

■示例 answer②

BUSY 信号始终不会像 xx ns 那样成为脉冲。

因此、超过1MHz 的 FPGA CLK 足以正确捕获 BUSY 信号。

■示例 answer③

TD1：忙时从 R/C 低电平(20ns-MAX)

Td10 μ s：数据在 CS 之后可用、R/C 为低电平(2us-min)

读取数据(page16)：一旦 BUSY 恢复为高电平、转换结果就可用、因此即使在转换过程中读取数据、数据也始终表示之前完成的转换。

对于上述三点、至少在 R/C/"low"中、tw2 (Busy)必须"介于20ns 和2us"之间。

■示例 answer④

tw2 (BUSY)与转换时间(tconv)相关、采样率仅为250kSPS。  

因此 、2 (忙)不会变为 xxns。  FPGA CLK MHz 足以捕获忙而不丢失忙。

此致、

TTD

您好 TTD、

检测忙的最佳解决方案是在 FPGA 中使用边缘检测而不是液位检测、忙的上升沿将指示 ADC 的转换已完成。

此外、ADS8681 是新一代 SAR ADC、具有许多功能、包括集成 PGA、ADC 驱动器、高输入阻抗、1Msps 吞吐量和双极直接输入等、因此建议在任何新系统设计中采用此新型 ADC。

此致、

戴尔

您好 Dale、

感谢你的答复。

一般而言、大多数 FPGA 需要通过 FPGA 的内部时钟同步进行异步输入、如上一篇文章中所附的 ppt Busy、

因此 、我需要检查如何为边沿检测写入 HDL (Verilog 或 VHDL)(可能不是正常的方法)。

顺便说一下、内部时钟的容差(典型值9MHz)是如何的？

BUSY 信号是否与 ADS8509的内部时钟同步？

然后、我认为 BUSY 信号基于与内部时钟(9MHz/110ns)的切换

此致、

TTD

您好 TTD、

我们没有针对内部时钟容差进行数据表征。 此外、遗憾的是、由于这是一个旧器件、因此没有更多有关忙的信息。

此致、

戴尔

您好 Dale、

感谢你的答复。

如果 BUSY 信号与内部时钟(9MHz/110ns)一起工作、

我认为 FPGA 时钟应该比 ADC 内部时钟快(超过9MHz)。

我知道您没有关于忙的更多信息。

此致、

TTD