[参考译文] ADS7029-Q1：延迟时间：SCLK 下降至(下一个)数据在 DOUT 上有效

您好、Cynthia-San、

我很抱歉回复价格。
我还有其他问题。

问题1.
下面附上了 ADS786x 的时序图。



ADS7029-Q1是否有保持时间？
(这是时序图中描述为 TH (SCLKF-SDOVALID)的值。)
请告知我参考值。

问题2.
TD_CKDO 是否与 SCLK 频率无关？
例如、当 SCLK 为1MHz 时、TD_CKDO 的最大值是否为25ns？

问题3.
由于 TD_CKDO 的最大值为25ns、我知道 SCLK 的最大值为40MHz。
正确吗？

此致、
YUto Sakai

YUo-San

遗憾的是、我们未指定保持时间、但 TD_CKDO 不取决于 SCLK 频率。 至于您的示例、如果 SCLK 为1MHz、TD_CKDO 的最大值仍为25ns。

最后一个问题。 您尝试使用哪种 SCLK 频率？ 您是否需要2MSPS 的最大吞吐量？

如果您尝试在 SCLK 的上升沿读取 SDO、则由于25ns 的延迟、用于确保正确读取的最大 SCLK 小于20MHz

25nsx2 = 50ns、然后1/50ns = 20MHz 最大 SCLK 频率

我建议在下降沿读取。

此致

Cynthia

您好、Cynthia-San、

感谢你的答复。
很抱歉让你感到烦扰。


图1请检查时序图。
例如、在 SCLK "3"的下降沿读取的数据为"D7"、对吧？

此外，我了解到从下降沿读取“D7”到激活“D6”的延迟是 TD_CKDO，最大值为25ns。
正确吗？

此致、
YUto Sakai

正确、您的理解是正确的

您好 、Cynthia-San、

感谢你的答复。
您能就 TD-CK-DO 的最小值向我提供您的意见吗？
它不必是保证值。

此致、
YUto Sakai

这是一个很大的跨度、它实际上可能落在任何地方

它不是零、但可以接近零、例如2.5ns、5ns、也许在该范围内

但每个器件在规格范围内可能有很大差异

您好、Cyntia–San、

感谢您的友好支持。
我们客户的问题已经得到解决。

我们客户的问题已经得到解决。
还有其他有关"TD-CK-DO 的最大值(25ns)"的问题。
即使 SCLK 是较低频率(例如10MHz)、也不会改变 max25ns？  
DOUT (SDO)是否检测 SCLK 的下降沿并启动数据转换？
附加我的操作图像。

此致、
YUto Sakai

不幸的是、您所附的图像未正确通过。 如果您愿意、请重试

但是、为了解决您的问题、即使 SCLK 频率降低、最大时间 TD-CK-DO (25ns)也不会减少。 TD_CKDO 不取决于 SCLK 频率。

如果 您使用的是10MHz 频率时钟。  一个周期长为100ns、 从下降沿开始。 在从下降沿延迟25ns 后、  新 的 SDO 数据将可用。

上升沿将在半个周期、50ns 处。 由于上升沿超过最大25ns、因此上升沿的数据将有效。

简而言之 、在10MHz 时、SCLK 的上升沿可被用于读取数据。

无论使用什么 SCLK、您也可以在下降沿读取 SDO 数据。  但是，在执行此操作时，请注意您正在读取的是先前的数据，而不是在下降沿读取的新数据。

此致

Cynthia