[参考译文] DAC80004：DAC80004IPW 查询放大器；CLR 引脚

您好！

如果器件在零标度和中标度 POR 设置下似乎都可以正常工作、则最有可能是数字域中存在问题。 您能否共享一个示波器捕获、以显示您尝试设置 DAC 输出代码所使用的完整 SPI 事务？

尊敬的 Kevin：

感谢您的回答。 请查找随附的 SPI 事务波形(完整捕捉以及第一至第四字节波形)

命令：0x03 0f ff f0

针对所有通道进行了测试：A、B、C、D 附加的波形用于通道 A

您是否想评论悬空 CLR 引脚？ 需要将其拉高？  

我期待您尽快做出响应。

此致、

在

在、

不知为何我在原答覆中遗漏了对悬空 CLR 引脚的评论。 虽然从技术上讲、引脚对下降沿很敏感、但如果引脚未使用、则不建议将其保持悬空、并且一定要将其连接到 VDD、以检查您的器件是否意外被保持在清零状态。

您的 MCU 的时钟相位和极性设置是什么？ 由于图的比例、我不能很好地确定时序、但看起来数据在 SDIN 上与下降时钟边沿同时发生变化。 数据会在 SCLK 的下降沿移入器件、因此存在一些锁存无效或意外数据的风险、因此您在输出端看不到所需的结果。 通常、对于下降沿关键接口、我希望看到数据在上升沿发生变化、以便满足设置和保持时序要求、因此您的解决方法可能与更改 CPOL 和 CPHA 设置一样简单。