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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/810209/ads1251-are-there-any-timing-requirement-for-clk
您好！
我使用 F28034的 PWM 模块生成6M 的 CLK。 但上升时间和下降时间大约为22ns、如下所示。
我想知道波形是否正常、因为它的平方不是很高。 谢谢。
它是否适用于 Δ-Σ ADC 的所有时钟信号？
您好 Howard、
波形的形状可以、但振幅很低。 ADS1251数据表中给出的"VIH"要求最小为4V
快速上升和下降时间可能有助于减少时钟抖动；但是、Δ-Σ ADC 相当不受时钟抖动的影响、尤其是在您不尝试测量非常高频信号时。
