[参考译文] ADC3244EVM：ADC 采样数据看起来很奇怪

您好、Yahwen、

我的第一个建议是在测试恒定输入时禁用斩波器。 这可以通过将 0x02写入寄存器0x422和0x522来实现。

此外、我还会考虑使用数字测试模式来帮助验证 ADC/FPGA 接口。 这将使模拟部分脱离这种组合、以便您只需关注 LVDS 接口即可。

我不知道为什么 FCLK 在低于50MHz 时出现错误行为。 我将进一步调查这一情况、并与您联系。

此致、

Dan

Dan、您好！

感谢您的快速回答、我将尝试您的建议、看看是否有帮助。  

最棒的

Yawen

Dan、您好！

感谢您的建议。 我听从了你的建议：

1.禁用斩波器。    -> 它解决了"具有完整 FCLK 周期的数据"问题、我可以看到数据确实具有与 FCLK 一半相同的周期。

2.采用测试模式。   -->工作正常。 我可以从 DA0/DA1/DB0/DB1中看到正确的波形、我的 FPGA 逻辑可以正确解码它、这与我通过 GUI 发送的模式相匹配。   (我的 ADC->FPGA 链接应该很好)

但是、

a：低频 CLKIN 问题仍然存在。  

b.一旦我选择正常运行模式(而不是测试模式)、ADC 采样输出将为奇数、就像一个通道始终靠近0x3FFF、一个通道始终接近0x0000、无论我发送到模拟输入端的信号是什么。

c. ADC FCLK 和 DCLK 似乎无法正常工作、即使 CLKIN 超过50MHz 的情况也是如此。 尽管从 Xilinx 内部逻辑分析仪中可以看到效果良好、但数据可能会出错。 与在测试模式中一样、通常我可以从 ADC 获取正确的信号、但在很短的时间内总是会出现一些干扰/错误数据(可能是一个或两个时钟)。

我认为、我没有为正常操作配置正确的参数、或者 ADC EVM 硬件本身就是问题所在。 我将为正常运行附加配置、如下所示：

• ADC3244 EVM 套件在不更改任何跳线的情况下保持其发运方式。
• SPI 寄存器配置保持为默认配置：两线制；无位 filps；通道0上的位0,1,2,3~6和通道1上的位7~13；
• GUI 设置如下所示：

LVDS 摆幅值是否会有所不同？ 我缺少什么吗？ 感谢您的观看！

最棒的

Yawen

您好、Yawen、

在没有额外 ADC 配置的情况下、我已经在100MSPS 和25MSPS 时拍摄了 FCLK 和 DCLK 的示波器镜头、但我看不到 ADC 输出引脚上的 FCLK 或 DCLK 下降。 我很快将尝试分享这些图像。

您能否验证 FCLK 和 DCLK 信号在 ADC 输出引脚上是否符合预期？

此外、借助 TSW1400EVM、我能够以100MSPS 和25MSPS 的速率捕获精确的 FFT 数据。

此致、

Dan

Dan、您好！

很抱歉、回复较晚、非常感谢您花时间处理我的问题！

我确实检查了 ADC 输出引脚上的 FCLK 信号、并获得了下面捕获的示波器波形。 当 CLKIN 频率增加时、我可以观察到类似的结果、但不太明显(下降相对较小)。  

我尊重您的测试结果、这应该是数据表中的预期结果。 在我的情况下、我认为我购买的 ADC EVM 在某种程度上无法正常工作、如果我尝试另一个硬件、会看到会发生什么情况。 再次感谢您的回答！

最棒的

Yawen