你(们)好。
我打算并联运行两个 ADS1262。 两者均应使用通用外部时钟以50SPS 的速率进行转换(7.373MHz 源自 FPGA -是的、而非确切的7.3728MHz)。 为了让其他测量 以已知相移的相同采样率运行、我 实施了一个计数器、在147'456个时钟 周期后触发所有其他测量 (数据表中的表8：抽取率8*64*288)、以获得完全相同的数据速率。
现在问题是：数据表第9.4.12章
'由于数字滤波器在反向输入后达到稳定所需的延迟、斩波模式数据速率小于标称数据速率、具体取决于数字滤波器阶数和编程的稳定延迟。'
我的设置非常好-只要禁用斩波模式-这不是一个选项。
是否有任何人(可能是 TI 内部人员)可以为我提供精确的数字(最好是#fclk_cycles 或我们) sinc1、sinc2、sinc3和 sinc4如何影响数据速率？ 因此、我可以更正 FPGA 设计中的计数器。
谢谢、致以诚挚的问候
Simon
您好、Simon、
我能够为所有 SINCx 滤波器收集有关转换延迟的信息。 下面是一个将转换延迟显示为 fCLK 周期数的表、另一个以 fCLK 周期显示转换开始延迟的表：
您在50SPS 的10*tclk 范围内，SINC1滤波 器转换延迟！
关于您的其他问题：
[引用 user="Simon Steinegger"]因此、对于斩波模式、"第一个转换延迟"也会保留以用于后续连续转换-正确？
正确、每次交换输入时、数字滤波器复位并开始新的转换。 因此、持续数据速率将由 TD (STDR)+延迟确定。
作为上述数据的示例、如果您使用60 SPS 数据速率、SINC1滤波器和2.222ms 的斩波延迟、则有效速率(忽略第一个转换延迟)将为125、496 + 16、384 = 141、880个 fCLK 周期、 或大约(7.373MHz/141,880)= 51.96SPS。
[报价用户="Simon Steinegger">只要我没有设置开始延迟>0us、此转换时间仅取决于找到的#cycles (150'063) 和 fclk -正确吗？ (这将允许我保留我的"计数器解决方案")
正确。 如上例所示、增加额外的转换启动延迟将降低有效数据速率。 但是、既然您知道与每个数据速率和延迟相关联的 fCLK 周期数、那么您应该能够确定任何组合的数据速率(不包括 FIR 滤波器、因为我目前没有这些数字)。
[引用 user="Simon Steinegger"]-如果我需要增加启动延迟：开始延迟数与 fclk 不直接相关-正确吗？ (我假设涉及一些模拟电路-这将迫使我使用/DRDY 作为触发器、正如您所建议的...)[/引述]
转换开始延迟与特定数量的 fCLK 周期相关(见上表)。 数据表未显示足够的有效位数、无法准确计算这些值。
我希望这会有所帮助！
