• 状态 Resolved
  • 已锁定 已锁定
  • 个回复 1 个回复
  • 名订阅用户 0 名订阅用户
  • 次查看 41 次查看
  • 用户 0 名在线用户
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADC104S021：澄清了 T_CLH

admin
Guru**** 670100 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/834956/adc104s021-t_clh-clarification

器件型号：ADC104S021

第5页将 T_CLH 描述为 SCLK 低电平(我认为这意味着下降沿)到 CS_N 下降沿之间的保持时间。  时序图(图5、第7页)显示了 t_CLH 是 CS_N 下降沿和 SCLK 上升沿之间的延迟。  哪一项是正确的？  SCLK 下降沿到 CS_N 下降沿时序是否有任何限制？  之前的 E2E 回答("ADC124S051-SCLK 和 CS 的时序")暗示没有(是规格表拼写错误、还是我很困惑)。

谢谢、

Brett

  • 0
    TI__Guru**** 670100 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Brett、

    欢迎来到我们的 e2e 论坛！  图片和文本可能有点令人困惑、但第17页上有更多详细信息、有助于澄清这种情况。  第5页讨论的是 SCLK (逻辑0)的物理状态、而不是 SCLK 下降沿。  本质上、ADS104S021旨在与 SPI 接口搭配使用、其中 SCLK 保持高电平-逻辑1 或 CPOL=1、因此在这种情况下、不应出现芯片选择和 SCLK 时序方面的时序问题。  如果您使用的是用于/CS 的 GPIO、则可能需要在开始数据传输之前增加一点延迟。