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[参考译文] ADS5294:2线制、2倍抽取

Guru**** 2502205 points
Other Parts Discussed in Thread: ADS5294

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/833668/ads5294-2-wire-decimation-by-2

器件型号:ADS5294

尊敬的团队:

客户希望使用 ADS5294作为2线设置、并启用@ 62.5MHz 的2倍抽取滤波器。 数据表似乎没有提供有关此类设置的大量信息。  

当然、如果我们能够为客户提供这样的设置和保持时间、我将不胜感激。  

此外、对于位时钟频率计算、他们询问以下计算是否有效:

(62.5MSPS * 14位)/2线/2抽取/2 DDR = 109.375MHz。

我期待得到支持。

谢谢、此致、
Zain Riaz

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    评估正确。 虽然基于大多数 FPGA 速度、单线模式可以非常轻松地支持这一点。  这就是为什么我们不希望客户使用2线制模式。  

    有关设置2线寄存器0x46的信息,请参阅数据表寄存器映射

    EN_2WIRE 1:2线 LVDS 输出;0:1线 LVDS 输出。 注:复位后、从默认状态对 EN_2WIRE 位进行编程后、需要~250us PLL 稳定时间

    对于计时,数据表第8.8节给出了计时。 它们的 fs 是32.5Mhz 的 equlvient、因此它们可以使用30Mhz 的时序数据。  

    谢谢!

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    徐您好、  

    谢谢你的答复,我们知道这是一种不寻常的情况。 但是、由于系统中的限制、我们希望使用它。  

    我们的问题是由数据表中包含的注释发起的。 这意味着我们需要对表8.8中给出的时序进行更正。
    此校正是否在设置时间内始终为-70ps、在保持时间内始终为-0ps?   

    提前感谢

    此致  

    Johan

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    Johan

    是的。 您可以在计时中添加70ps 裕量。 由于 LVDS 数据速率较低、因此您应该在 FPGA 侧有足够的裕度。  

    谢谢!