[参考译文] ADS8866：3线制模式下的静音时间。

admin

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/832278/ads8866-quiet-time-in-3-wire-mode

器件型号：ADS8866

您好！

安静的要求是什么？

在数据表时序图(图1)中、tquiet 的结束位于 CONVST 的上升沿、但何时定义了 start？

在这段时间内、什么应该处于非活动状态？

非常感谢！

/武城

6 年多前

0 admin 6 年多前

TI__Guru**** 2506215 points

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你好、Takeshi、

欢迎访问 TI E2E 社区。

我需要与团队核实、但 t-quiet 应该是从最后一个 SCLK 边沿(上图中的16个下降边沿)到 CONVST 上升边沿的时间。换言之、在 CONVST 上升沿之前的20ns 内、任何数字控制线上都不应有数字活动。这对于从器件中获得完整的16b 噪声性能是必要的。

我应该在明天的工作结束前得到确认。

谢谢！

此致、
Keith Nicholas
精密 ADC 应用

0 admin 6 年多前

TI__Guru**** 2506215 points

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你好、Takeshi、

上述建议是最安全的方法；在3线模式下、在 CONVST 上升沿之前20ns 内避免数字线路上的任何数字活动。然而、噪声耦合的关键原因是 SDO 线路驱动外部电容。 (数字和模拟电源在此器件中共用一个公共接地。) SDO 线路的最后一次转换将发生在 SCLK 的第15个下降边沿加上 TD-CK-DO=13.4nS 的延迟。这是您需要观察静默周期开始的准确点。

如果您可以确保在 CONVST 上升沿之前20ns 内没有数字活动、这是最佳方法。但是、如果您不能满足这一要求、而不能满足上述定义、那么在 t 静默期间、SCLK 的最后一个下降沿出现时、您仍然可以获得良好的噪声性能。

此致、
Keith

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS8866：3线制模式下的静音时间。