[参考译文] ADS127L01：复位后稳定时间错误

您好！

我们针对该系列器件的主要支持工程师将于周一与您联系。  在此之前、任何放大的图像以及可能的波形示波器捕获都将有助于分析。

针对 OSR=2'B00、FILTER=2'B10、帧同步主控模式捕捉的波形

从断电模式恢复(只需忽略 RESET_n 引脚上的毛刺脉冲)

1.15ms ~= 18728 tCLK 后、器件退出断电模式

缩放版本

您可以看到、在第一个有效 DOUT 之前有7个 FSYNC 脉冲

但数据表显示应为5。

您好！

感谢您提供详细的逻辑波形。  请让我在星期五之前与设计团队讨论。

此外、如果您可以访问示波器、请测量/RESET、FSYNC 和 CLK 引脚、类似于图88。  可能存在逻辑分析仪未捕捉到的小时序差异。  具体来说、如果您可以测量 t-su (RSM)、那将会很有帮助。

谢谢、

Keith Nicholas
精密 ADC 应用

您好！

在 OSR=2'B00、FILTER=2'B10、帧同步主模式下、我能够重现加电延迟并测量了7个 FSYNC 周期。  对于模式变化、我测量了6个 FSYNC 周期延迟。  在这两种情况下、FSYNC 周期是恒定的、因此初始延迟似乎被1个 FSYNC 脉冲四舍五入。

在上电延迟的情况下、我认为额外的 FSYNC 延迟周期是由于电源电压以缓慢的速率斜升所致、但我需要对此进行更多研究。

我仍然需要与团队进一步讨论这个问题。  但是、ADC 的行为确实一致。  当 ADC 配置发生模式、上电、复位或其他变化时、我建议您在系统中留出额外的时间。

数字滤波器稳定时间是根据滤波器设计确定的、并且在器件正常运行期间、这些时间将是一致的。

请多花几天时间进行跟进。

此致、
Keith

您好！

如果拖延是持续的，那就没有问题了，只需等待一条垃圾。

谢谢