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器件型号：ADS6424 主题中讨论的其他器件：ADS6422、
我们已使用输入时钟 LVPECL 电平(80M)连接了 ads6422、我们具有器件并行配置。
看一下 dclk 和 pclk、我们可以看到240M 20mV P2P 和80M 80mV P2P
这些信号连接到 latitce FPGA。
说明：
ads6422也使用了相同的配置、效果非常好。
不同之处在于、输入时钟通过 EVB 中所述的时钟平衡-非平衡变压器配置使用40M CMOS 电平进行连接。
如果使用速度更快的设备，我们会得到这样一周的 dclk 和 pclk？
如果使用并行配置，我们可以做什么？
谢谢
Jacob
