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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/839922/adc34j43-sysrefp-sysrefm-syncp-syncm-interface-to-lvds
我不确定如何将 LVDS 连接到 SYNC 和 SYSREF、数据表仅提供如下规格：
我有两个问题：
您好、Diversger、
是的、这些信号在内部偏置为0.9V。
是的、您可以使用 LVDS 进行驱动。
此致、
Dan
谢谢。
我现在更加困惑了。 它们应该是差分输入。 那么 VIH 和 VIL 代表什么呢？ 差分阈值电压是多少？
是的、它们是差分输入。 VIH 和 VIL 是差动摆幅阈值(+)-(-))。
1.3V (VIH)至0.5 (VIL)代表800mV 的最大差分摆幅。 该范围足以支持 LVDS 和 LVPECL 等通用接口。
您的意思是 VH (或 VL)= Vp - Vn？ 当它小于0.5V 时、是否被识别为低电平、当它大于1.3V 时、是否被识别为高电平？
还是0.5 ~ 1.3只是共模电压范围？
共模电压在内部偏置为0.9VDC。 共模电压周围的差分摆幅为1.3V (最大 VIH)至0.5V (最小 VIL)。
EVM 将共模设置为0.95V、这实际上高于数据表状态、因此我实际上只会在数据表状态下使用0.9VDC 共模电压。
很抱歉、有这么多问题。
然后、差分电压的最小阈值电平是多少？ 例如、LVDS 接收器的 Vth 为100mV。
数据表未考虑 SYNC 的最小电压摆幅。 您将使用什么 FPGA？
插播的是 Zynq Virtex-7系列、 我计划使用内置的 LVDS 驱动器、1.8V 或2.5V。 有什么建议吗？
我相信基于2.5V 和1.8V 的 LVDS 仍然具有相同的共模(1.25V) 和差动摆幅(350mV)、因此使用哪种更适合您的 FPGA。 在 ADC34J43EVM 上、我可以在没有电平转换电阻器的情况下建立 JESD 链路、但仍建议长期使用。
感谢你的帮助。 我会尝试这个。 实际上、我已经尝试找到一个芯片可以将标准 LVDS 转换为 SLVDS、但运气不佳。
