请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADC12DL3200 主题中讨论的其他器件： LMK04828
我在项目中使用 ADC12DL3200。 我选择单采样和4 LVDS 输出模式。 ADC 时钟由频率为1.2GHz 的 LMK04828提供、该器件还为 FPGA 提供300MHz 的时钟。 在 FPGA 中、我使用4个 FIFO 通过单独的路径 Dclk 收集4个 LVDS 路径数据、然后使用 LMK04828提供的300MHz 时钟读取 FIFO 数据。 但是、这4条路径 FIFO 的输出数据并不总是对齐。 我不知道问题在哪里？
