[参考译文] ADS54J69：JESD204B 重新同步

Hiroshi、

 此接口使用的 ADC 采样率、ADC 模式、SYSREF 频率和 SerDes 通道速率是多少？

他们是否查看了串行器/解串器通道眼图数据？

此致、

Jim

您好、Jim、

感谢您的快速响应。

它们的配置如下。

 * ADC 采样率= 330MSPS (输入时钟= 660MHz、2分频)

 * ADC 模式= 40x 模式(2个有效通道/器件)

 * SYSREF 频率= 1.03125MHz

 *串行器/解串器通道速率= 6.6Gbps

 * K (每多帧的帧数)= 5

它们没有查看 SerDes 通道眼图数据。

他们将尝试一下、但现在没有。

此致、

Hiroshi Katsunaga

Hiroshi、

这些数字看起来正确。 您能告诉我他们是如何生成器件 CLK 和 SYSREF 的？ SYSREF 是交流耦合还是直流耦合？ 如果是直流耦合、该信号的共模电压是多少？ 串行器/解串器线路是否交流耦合进入 FPGA？

此致、

Jim

Jim、

我确认了您的问题。

[Q1]  他们如何生成器件 CLK 和 SYSREF？

[A1]它们使用 LMK04821生成器件 CLK 和 SYSREF。

    DCLKout0 -> FPGA 器件时钟330MHz

    SDCLKout1 -> FPGA SYSREF 1.03125MHz

    DCLKout2 -> ADC 器件时钟660MHz

    SDCLKout3 -> ADC SYSREF 1.03125MHz

[Q2] 是 SYSREF 交流耦合还是直流耦合？

[A2]它是交流耦合。

[Q3] 串行器/解串器线路是否交流耦合进入 FPGA？

[A3]这些是交流耦合。

[我的补充意见]

我确认 RBD 值和每个串行器/解串器线路的延迟。

我认为每个串行器/解串器线路的延迟变化都由 JESD204B 概念中的弹性缓冲器吸收。  

如果 K 值较大、LMFC 频率将变慢、裕度将增加。

此外、RBD 可以调整弹性缓冲器释放点。

他们选择了 K 值5。

我认为这个值相对较小。

此外、它们可能不会调整 RBD 值。

你呢？

此致、

Hiroshi Katsunaga

Hiroshi、

为什么不允许它们增加 RBD 值？ 这等于 K 吗？ 这是它可以达到的最大值。 在建立链路后、它们是否会关闭 SYSREF？

建立链路后，让它们向地址0x54写入数据值0x30以忽略 SYSREF 输入。 这在主页0x80中、当前数据表不显示这一点。 如果 SYSREF 交流电容器的输出上存在可能导致错误 SYSREF 的随机脉冲、器件将忽略此情况。 该寄存器显示在 ADS54J60数据表的最新副本中、并将在下一版本中添加到 ADS54J69中。

此致、

Jim